阅读说明：本技术 一种igbt器件结构及其制备方法 (IGBT device structure and preparation method thereof ) 是由 程炜涛 程庆彪 潘克学 于 2020-07-03 设计创作，主要内容包括：本发明提供一种IGBT器件结构及其制备方法,属于半导体功率器件与工艺制造技术领域。该IGBT器件结构及其制备方法包括N-衬底、超结区、元胞、FS层、P+层、N+层、填充层。本发明中的N-衬底、超结区、元胞、FS层、P+层、N+层可以保障器件耐压,还通过在N-衬底上设置第一安装槽,并在第一安装槽内填充第一绝缘层,第一绝缘层通过高K绝缘材料制成,从而起到在器件开通时,提高FS层中空穴载流子密度,有效地隔离了IGBT区域和MOSFET区域,从而有效降低器件导通电阻,抑制器件开通时的snapback现象。(The invention provides an IGBT device structure and a preparation method thereof, belonging to the technical field of semiconductor power devices and process manufacturing. The IGBT device structure and the preparation method thereof comprise an N-substrate, a super junction region, a cell, an FS layer, a P + layer, an N + layer and a filling layer. The N-substrate, the super junction region, the cellular, the FS layer, the P + layer and the N + layer can guarantee the voltage resistance of the device, the first installation groove is formed in the N-substrate, the first installation groove is filled with the first insulation layer, and the first insulation layer is made of high-K insulation materials, so that when the device is switched on, the hole carrier density in the FS layer is improved, an IGBT (insulated gate bipolar transistor) region and an MOSFET (metal oxide semiconductor field effect transistor) region are effectively isolated, the on-resistance of the device is effectively reduced, and the snapback phenomenon when the device is switched on is restrained.)

一种IGBT器件结构及其制备方法

技术领域

本发明属于半导体功率器件与工艺制造技术领域，涉及一种IGBT器件结构及其制备方法。

背景技术

IGBT，中文名字为绝缘栅双极型晶体管，是场效应晶体管MOSFET和双极功率晶体管BJT结合形成的达林顿结构，具有MOSFET输入阻抗高、驱动简单、开关速度高的优点，又具有BJT电流密度大、饱和压降低、电流处理能力强的优点，是比较理想的全控型器件，频率特性介于MOSFET与功率晶体管之间，可正常工作于几十kHz频率范围内。绝缘双极晶体管IGBTInsulate Gate Bipolar Transistor，自发明以来，由于其优越的开关特性，已成为中高功率电子领域的主流开关器件，广泛应用于消费电子、工业、轨道交通、新能源汽车、能源发电等领域。现有的半超结IGBT结构，相较普通的trench IGBT，半超结IGBT具有更好的耐压特性。IGBT由于反向耐压能力较弱，所以在实际应用中需要反并联一个二极管，用以在IGBT关断时起续流作用。如果可以将IGBT和二极管设计在同一种器件结构中，无疑将会大大节省成本，同时IGBT和FRD将会有更好的匹配性，但这样的结构通常会引起开通时的负阻snapback现象。

发明内容

本发明针对现有的技术存在的上述问题，提供一种IGBT器件结构及其制备方法，本发明所要解决的技术问题是：如何提供一种IGBT器件结构及其制备方法。

本发明的目的可通过下列技术方案来实现：

一种IGBT器件结构，包括N-衬底、设置于N-衬底上的超结区、设置于超结区上端的元胞、设置于N-衬底下端的FS层、设置于N-衬底下端的P+层、设置于N-衬底下端的N+层、设置于N-衬底上的填充层，所述填充层包括设置于N-衬底上的第一安装槽、填充于第一安装槽内的第一绝缘层。

优选的，所述第一安装槽为2个，2个所述第一安装槽平行设置，2个所述第一安装槽对称设置于N-衬底的中心线的两侧。

优选的，所述超结区为由P型区域和N型区域交替形成的P/N超结区。

优选的，所述P/N超结区设置于N-衬底的中部，所述FS层设置于P/N超结区的下端，所述P+层设置于FS层下端的中部，所述N+层设置于FS层下端的两侧，所述第一安装槽顶端设置于P/N超结区内、底端设置于N-衬底的底端，所述P+层和N+层分别设置于第一安装槽的两侧。

优选的，所述元胞包括设置于P/N超结区上端的第二安装槽、设置于第二安装槽内的栅电极、设置于P/N超结区上端的P型体区、设置于P/N超结区上端的P+区域、设置于第二安装槽上端的N+源区、设置于N+源区上的金属层。

优选的，所述第二安装槽内侧设有第二绝缘层，所述栅电极设置于第二绝缘层内侧。

优选的，所述第二安装槽设置于P/N超结区上端的中部，所述第二安装槽的中心线和N-衬底的中心线重合，所述N+源区的中心线和第二安装槽的中心线重合，所述P型体区为2个，2个所述P型体区对称设置于第二安装槽的两侧，所述P+区域为2个，所述P+区域底端连接于P型体区、一端连接于N+源区。

如权利要求1所述的一种IGBT器件结构的制备方法，包括如下步骤：

S1：采用N半导体材料制备N-衬底；

S2：在N-衬底中部制备由P型区域和N型区域交替形成的P/N超结区；

S3：在N-衬底背面上位于P/N超结区至底端的部分制备第一安装槽，在第一安装槽内填充第一绝缘层；

S4：在N-衬底上分别制备FS层、P+层、N+层和元胞。

优选的，步骤S4中具体包括：在N-衬底上位于P/N超结区的下端注入N+制备FS层，在N-衬底上位于FS层的下端注入N+分别制备P+层和N+层。

优选的，步骤S4中制备元胞的具体包括如下步骤：在N-衬底上制备第二安装槽；在第二安装槽内侧壁淀积第二绝缘层；在第二安装槽位于第二绝缘层内侧填入多晶硅以形成栅电极；在N-衬底上位于P/N超结区的上端的部分分别制备P型体区、N+源区和P+区域；淀积不同层间介质，通过光刻、干刻形成接触孔；在N+源区上端淀积形成金属层并对金属层进行光刻、干刻形成图形。

本发明中的有益效果：1、N-衬底、超结区、元胞、FS层、P+层、N+层可以保障器件耐压，还通过在N-衬底上设置第一安装槽，并在第一安装槽内填充第一绝缘层，第一绝缘层通过高K绝缘材料制成，从而起到在器件开通时，提高FS层中空穴载流子密度，有效地隔离了IGBT区域和MOSFET区域，从而有效降低器件导通电阻，抑制器件开通时的snapback现象；

2、第一安装槽为2个，2个第一安装槽平行设置，2个第一安装槽对称设置于N-衬底的中心线的两侧，便于在N-衬底上制备第一安装槽，同时第一绝缘层为2个，进一步提高填充层的绝缘性，更为有效地降低器件导通电阻和抑制器件开通时的snapback现象；

3、超结区为由P型区域和N型区域交替形成的P/N超结区，一个P型区域可以设置于一个N型区域一端，一个P型区域也可以设置两个N型区域之间，则可以在器件上形成多对PN结，提高器件的广泛使用性；

4、首先在N-衬底的中部设置P/N超结区，然后在P/N超结区下端设置FS层,接着在FS层下端的中部设置P+层，在FS层下端的两侧设置N+层，第一安装槽顶端设置于P/N超结区内、底端设置于N-衬底的底端，P+层和N+层分别设置于第一安装槽的两侧，从而增大第一安装槽的面积，进而提高第一绝缘层的面积，更为有效地降低器件导通电阻和抑制器件开通时的snapback现象；

5、第二安装槽内设有第二绝缘层，栅电极设置于第二绝缘层内侧，提高第二安装槽的绝缘性；

6、首先采用N半导体材料制备N-衬底，接着在N-衬底中部制备由P型区域和N型区域交替形成的P/N超结区，可以在器件上形成多对PN结，提高器件的广泛使用性，接着在N-衬底背面上位于P/N超结区至底端的部分制备第一安装槽，在第一安装槽内填充第一绝缘层，第一绝缘层通过高K绝缘材料制成，从而起到在器件开通时，提高FS层中空穴载流子密度，有效地隔离了IGBT区域和MOSFET区域，从而有效降低器件导通电阻，抑制器件开通时的snapback现象，最后在N-衬底上分别制备FS层、P+层、N+层和元胞，保障器件耐压。

附图说明

图1是本发明中的结构示意图；

图2是本发明中的流程示意图。

图中：1：N-衬底，2：P型区域，3：N型区域，4：第二安装槽，5：第二绝缘层，6：栅电极，7：P型体区，8：P+区域，9：N+源区，10：金属层，11：FS层，12：P+层，13：第一绝缘层，14：N+层，15：第一安装槽。

具体实施方式

以下是本发明的具体实施例并结合附图，对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。

请参阅图1-2，本实施例中的IGBT器件结构，包括N-衬底1、设置于N-衬底1上的超结区、设置于超结区上端的元胞、设置于N-衬底1下端的FS层11、设置于N-衬底1下端的P+层12、设置于N-衬底1下端的N+层14、设置于N-衬底1上的填充层，填充层包括设置于N-衬底1上的第一安装槽15、填充于第一安装槽15内的第一绝缘层13。

此处，N-衬底1、超结区、元胞、FS层11、P+层12、N+层14可以保障器件耐压，还通过在N-衬底1上设置第一安装槽15，并在第一安装槽15内填充第一绝缘层13，第一绝缘层13通过高K绝缘材料制成，从而起到在器件开通时，提高FS层11中空穴载流子密度，有效地隔离了IGBT区域和MOSFET区域，从而有效降低器件导通电阻，抑制器件开通时的snapback现象。

第一安装槽15可以为2个，2个第一安装槽15平行设置，2个第一安装槽15对称设置于N-衬底1的中心线的两侧。第一安装槽15为2个，2个第一安装槽15平行设置，2个第一安装槽15对称设置于N-衬底1的中心线的两侧，便于在N-衬底1上制备第一安装槽15，同时第一绝缘层13为2个，进一步提高填充层的绝缘性，更为有效地降低器件导通电阻和抑制器件开通时的snapback现象。2个第一安装槽15之间没有相连。

超结区可以为由P型区域2和N型区域3交替形成的P/N超结区，一个P型区域2可以设置于一个N型区域3一端，一个P型区域2也可以设置两个N型区域3之间，则可以在器件上形成多对PN结，提高器件的广泛使用性。P/N超结区可以包括设置于中部的N型区域3、设置于N型区域3一端的一个P型区域2、设置于N型区域3另一端的另一个P型区域2，N型区域3、P型区域2均可以为方形区，N型区域3的长度可以等于P型区域2的长度，N型区域3的宽度可以大于P型区域2的宽度。第一安装槽15的中心线可以和N型区域3、P型区域2的连接处所在直线重合，第一安装槽15可以为方形安装槽。

P/N超结区可以设置于N-衬底1的中部，FS层11设置于P/N超结区的下端，P+层12设置于FS层11下端的中部，N+层14设置于FS层11下端的两侧，第一安装槽15顶端设置于P/N超结区内、底端设置于N-衬底1的底端，P+层12和N+层14分别设置于第一安装槽15的两侧。首先在N-衬底1的中部设置P/N超结区，然后在P/N超结区下端设置FS层11,接着在FS层11下端的中部设置P+层12，在FS层11下端的两侧设置N+层14，第一安装槽15顶端设置于P/N超结区内、底端设置于N-衬底1的底端，P+层12和N+层14分别设置于第一安装槽15的两侧，从而增大第一安装槽15的面积，进而提高第一绝缘层13的面积，更为有效地降低器件导通电阻和抑制器件开通时的snapback现象。第一安装槽15顶端设置于P/N长度的1/3~1/2处，从而增大第一绝缘层13的面积，又不影响P/N超结区的正常使用，更为有效地降低器件导通电阻和抑制器件开通时的snapback现象。FS层11可以为方形，FS层11与P/N超结区可以分离，FS层11与P/N超结区底端没有相连,FS层11可以包括三部分，一部分设置于两个第一安装槽15之间、一部分设置于一个第一安装槽15一侧、一部分设置于另一个第一安装槽15一侧。P+层12和N+层14可以分别为方形层，P+层12的长度和N+层14的长度可以相等，P+层12的水平中心线和N+层14的水平中心线重合，P+层12可以设置于两个第一安装槽15之间，N+层14可以为2个，一个N+层14设置于一个第一安装槽15一侧，另一个N+层14设置于另一个第一安装槽15一侧。

元胞可以包括设置于P/N超结区上端的第二安装槽4、设置于第二安装槽4内的栅电极6、设置于P/N超结区上端的P型体区7、设置于P/N超结区上端的P+区域8、设置于第二安装槽4上端的N+源区9、设置于N+源区9上的金属层10。栅电极6可以为多晶硅栅电极6。金属层10可以为Source极金属层10。P型体区7和N+源区9构成导电沟道。

第二安装槽4内侧设有第二绝缘层5，栅电极6设置于第二绝缘层5内侧。第二安装槽4内设有第二绝缘层5，栅电极6设置于第二绝缘层5内侧，提高第二安装槽4的绝缘性。

第二安装槽4设置于P/N超结区上端的中部，第二安装槽4的中心线和N-衬底1的中心线重合，N+源区9的中心线和第二安装槽4的中心线重合，P型体区7为2个，2个P型体区7对称设置于第二安装槽4的两侧，P+区域8为2个，P+区域8底端连接于P型体区7、一端连接于N+源区9。第二安装槽4可以为方形槽。金属层10可以为矩形金属层10。P型体区7一端连接于第二安装槽4、顶部一端连接于N+源区9、顶部另一端连接于P+区域8，P型体区7可以为方形P型体区7，P+区域8可以为方形P+区域8，N+源区9可以为方形N+源区9，N+源区9可以为2个，2个N+源区9分别对称设置于第二安装槽4的两侧。

请参阅图1-2，如权利要求1所述的一种IGBT器件结构的制备方法，包括如下步骤：

S1：采用N半导体材料制备N-衬底1；

S2：在N-衬底1中部制备由P型区域2和N型区域3交替形成的P/N超结区；

S3：在N-衬底1背面上位于P/N超结区至底端的部分制备第一安装槽15，在第一安装槽15内填充第一绝缘层13；

S4：在N-衬底上分别制备FS层11、P+层12、N+层14和元胞。

首先采用N半导体材料制备N-衬底1，接着在N-衬底1中部制备由P型区域2和N型区域3交替形成的P/N超结区，可以在器件上形成多对PN结，提高器件的广泛使用性，接着在N-衬底1背面上位于P/N超结区至底端的部分制备第一安装槽15，在第一安装槽15内填充第一绝缘层13，第一绝缘层13通过高K绝缘材料制成，从而起到在器件开通时，提高FS层11中空穴载流子密度，有效地隔离了IGBT区域和MOSFET区域，从而有效降低器件导通电阻，抑制器件开通时的snapback现象，最后在N-衬底上分别制备FS层11、P+层12、N+层14和元胞，保障器件耐压。在步骤S3中首先将N-衬底1背部减薄，然后在N-衬底1背面上位于P/N超结区至底端的部分刻蚀深槽以形成第一安装槽15，第一安装槽15穿过N-衬底1一部分并深入P/N超结区，在第一安装槽15内填入高K的绝缘层材料即实现在第一安装槽15内填充第一绝缘层13的步骤。

步骤S4中具体包括：在N-衬底1上位于P/N超结区的下端注入N+制备FS层11，在N-衬底1上位于FS层11的下端注入N+分别制备P+层12和N+层14，在N-衬底1的背面注入N+层形成P+层12和N+层14，实现背部金属化。

步骤S4中制备元胞的具体包括如下步骤：在N-衬底1上制备第二安装槽4；在第二安装槽4内侧壁淀积第二绝缘层5；在第二安装槽4位于第二绝缘层5内侧填入多晶硅以形成栅电极6；在N-衬底1上位于P/N超结区的上端的部分分别制备P型体区7、N+源区9和P+区域8；淀积不同层间介质，通过光刻、干刻形成接触孔；在N+源区9上端淀积形成金属层10并对金属层10进行光刻、干刻形成图形，从而在金属层10上形成所需要的图形。绝缘层可以为绝缘薄膜层，介质可以为导电介质薄膜，淀积可以为薄膜淀积，通过淀积工艺可以在硅片上生长导各种导电薄膜层和绝缘薄膜层。不同介质层间的绝缘膜形成之后，通过光刻和干刻形成接触孔，为了降低接触孔的接触电阻以及光刻工艺时的偏移，在开孔之后辅之以导电离子注入。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。