阅读说明：本技术 一种半导体封装的制备方法 (Preparation method of semiconductor package ) 是由 侯新飞 于 2020-05-06 设计创作，主要内容包括：本发明提出的一种半导体封装的制备方法,包括以下步骤：在第一载板上设置第一半导体芯片,在所述第一半导体芯片的四周侧面形成多个第一沟槽,在所述第一沟槽中形成第一导电结构,在所述第一半导体芯片的所述第二表面上形成第一布线层,在所述第一半导体芯片上设置第二半导体芯片,在所述第二半导体芯片的四周侧面形成多个第二沟槽,在所述第二沟槽中形成第二导电结构,在所述第二半导体芯片的上表面上形成第二布线层,在所述第二半导体芯片上设置第三半导体芯片,接着形成封装胶层以覆盖所述第一、第二、第三半导体芯片,将所述第一半导体芯片安装在线路基板上。(The invention provides a preparation method of a semiconductor package, which comprises the following steps: the method comprises the steps of arranging a first semiconductor chip on a first carrier plate, forming a plurality of first grooves on the peripheral side face of the first semiconductor chip, forming a first conductive structure in the first grooves, forming a first wiring layer on the second surface of the first semiconductor chip, arranging a second semiconductor chip on the first semiconductor chip, forming a plurality of second grooves on the peripheral side face of the second semiconductor chip, forming a second conductive structure in the second grooves, forming a second wiring layer on the upper surface of the second semiconductor chip, arranging a third semiconductor chip on the second semiconductor chip, forming a packaging adhesive layer to cover the first, second and third semiconductor chips, and mounting the first semiconductor chip on a circuit substrate.)

一种半导体封装的制备方法

技术领域

本发明涉及半导体封装领域，特别是涉及一种半导体封装的制备方法。

背景技术

半导体封装是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。封装过程为：来自晶圆前道工艺的晶圆通过划片工艺后被切割为小的芯片(Die)，然后将切割好的晶片用胶水贴装到相应的基板(引线框架)架的小岛上，再利用超细的金属(金锡铜铝)导线或者导电性树脂将晶片的接合焊盘(Bond Pad)连接到基板的相应引脚(Lead),并构成所要求的电路；然后再对独立的晶片用塑料外壳加以封装保护，塑封之后还要进行一系列操作，封装完成后进行成品测试，通常经过入检Incoming、测试Test和包装Packing等工序，最后入库出货。如何优化半导体封装的制备工艺，以提高半导体封装的集成性能，这引起了人们的广泛关注。

发明内容

本发明的目的是克服上述现有技术的不足，提供一种半导体封装的制备方法。

为实现上述目的，本发明提出的一种半导体封装的制备方法，包括以下步骤：

(1)提供第一载板，在所述第一载板上设置第一半导体芯片，所述第一半导体芯片包括第一表面和第二表面，在所述第一半导体芯片的第一表面上设置有源区和导电焊盘，所述第一半导体芯片的所述第一表面通过临时粘合膜固定在所述第一载板上。

(2)在所述第一半导体芯片的四周侧面形成多个第一沟槽，所述第一沟槽贯穿所述第一半导体芯片，接着在所述第一沟槽的底部和侧壁上通过激光烧蚀工艺形成多个第一凹坑，接着通过热氧化工艺在所述第一半导体芯片的四周侧面以及所述第二表面上形成第一绝缘介质层，进而使得在所述第一沟槽的底部、所述第一沟槽的侧壁以及所述第一凹坑上均形成有所述第一绝缘介质层。

(3)接着在所述第一沟槽中形成第一导电结构，使得部分第一导电结构嵌入到所述第一凹坑中，进而在所述第一导电结构的表面形成多个第二凹坑。

(4)接着在所述第一半导体芯片的所述第二表面上形成第一布线层，所述第一布线层与所述第一导电结构电连接。

(5)在所述第一半导体芯片上设置第二半导体芯片，所述第二半导体芯片的下表面上设置有源区和导电焊盘，所述第二半导体芯片的导电焊盘与所述第一布线层电连接。

(6)在所述第二半导体芯片的四周侧面形成多个第二沟槽，所述第二沟槽贯穿所述第二半导体芯片，接着在所述第二沟槽的底部和侧壁上通过激光烧蚀工艺形成多个第三凹坑，接着通过热氧化工艺在所述第二半导体芯片的四周侧面以及上表面上形成第二绝缘介质层，进而使得在所述第二沟槽的底部、所述第二沟槽的侧壁以及所述第三凹坑上均形成有所述第二绝缘介质层。

(7)接着在所述第二沟槽中形成第二导电结构，使得部分第二导电结构嵌入到所述第三凹坑中，使得所述第二导电结构与所述第一布线层电连接，进而在所述第二导电结构的表面形成多个第四凹坑。

(8)接着在所述第二半导体芯片的上表面上形成第二布线层，所述第二布线层与所述第二导电结构电连接。

(9)在所述第二半导体芯片上设置第三半导体芯片，所述第三半导体芯片的下表面上设置有源区和导电焊盘，所述第三半导体芯片的导电焊盘与所述第二布线层电连接。

(10)接着形成封装胶层以覆盖所述第一、第二、第三半导体芯片，且部分的所述封装胶层嵌入到所述第二凹坑和所述第四凹坑中，接着去除所述第一载板。

(11)提供一线路基板，将所述第一半导体芯片安装在所述线路基板上，进而使得所述第一半导体芯片的导电焊盘与所述线路基板电连接，使得所述第一导电结构与所述线路基板电连接。

作为优选，所述第一载板的材料是塑料板、硅基板、玻璃板、陶瓷板、锗基板以及蓝宝石基板中的一种。

作为优选，在所述步骤(2)中，通过湿法刻蚀或干法刻蚀形成所述第一沟槽，多个所述第一沟槽间隔排列，所述第一沟槽的深度为10-100微米，所述第一沟槽的宽度为100-300微米，多个所述第一凹坑随机排列，所述第一凹坑的深度为500纳米-2000纳米。

作为优选，在所述步骤(3)和(7)中，所述第一导电结构和所述第二导电结构的材料包括金、钛、铬、铜、铝、银、钯、镍、钨、ITO、AZO、FTO中的一种或多种，所述第一导电结构和所述第二导电结构的形成方法为磁控溅射、热蒸发、电子束蒸发、电镀、化学镀、物理气相沉积中的一种。

作为优选，在所述步骤(4)和(8)中，所述第一布线层和所述第二布线层包括介质层以及图案化金属层。

作为优选，在所述步骤(6)中，通过湿法刻蚀或干法刻蚀形成所述第二沟槽，多个所述第二沟槽间隔排列，所述第二沟槽的深度为6-50微米，所述第二沟槽的宽度为50-100微米，多个所述第三凹坑随机排列，所述第三凹坑的深度为400纳米-1500纳米。

作为优选，在所述步骤(10)中，所述封装胶层是硅胶、环氧树脂以及硅胶中的一种。

本发明与现有技术相比具有下列优点：

本发明的半导体封装的制备过程中，通过第一半导体芯片的四周侧面形成多个第一沟槽，并在所述第一沟槽的底部和侧壁上通过激光烧蚀工艺形成多个第一凹坑，进而将导电结构嵌入到所述第一沟槽中，进而在所述第一导电结构的表面形成多个第二凹坑，接着在所述第一半导体芯片的所述第二表面上形成第一布线层，所述第一布线层与所述第一导电结构电连接，进而将第二半导体芯片设置在所述第一半导体芯片上，在所述第二半导体芯片上形成类似的结构，进而安装第三半导体芯片。上述结构的设置避免线路板的使用，且有效利用了半导体芯片的边缘区域形成导电通路，便于形成小型化、低成本和高集成的半导体封装。且在本发明的半导体封装的制备过程中，通过设置第一导电结构和第二导电结构嵌入到相应的第一凹坑和第三凹坑中，进而在第一导电结构和第二导电结构上形成第二凹坑和第四凹坑，接着形成封装胶层以覆盖所述第一、第二、第三半导体芯片，且部分的所述封装胶层嵌入到所述第二凹坑和所述第四凹坑中，上述结构的设置有效提高了相互之间的粘结性能，进而可以抑制各功能层的剥离，提高了半导体封装的稳定性。

附图说明

图1-图4为本发明实施例中半导体封装的制备过程中的结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

本发明提出的一种半导体封装的制备方法，包括以下步骤：

(1)提供第一载板，在所述第一载板上设置第一半导体芯片，所述第一半导体芯片包括第一表面和第二表面，在所述第一半导体芯片的第一表面上设置有源区和导电焊盘，所述第一半导体芯片的所述第一表面通过临时粘合膜固定在所述第一载板上。

(2)在所述第一半导体芯片的四周侧面形成多个第一沟槽，所述第一沟槽贯穿所述第一半导体芯片，接着在所述第一沟槽的底部和侧壁上通过激光烧蚀工艺形成多个第一凹坑，接着通过热氧化工艺在所述第一半导体芯片的四周侧面以及所述第二表面上形成第一绝缘介质层，进而使得在所述第一沟槽的底部、所述第一沟槽的侧壁以及所述第一凹坑上均形成有所述第一绝缘介质层。

(3)接着在所述第一沟槽中形成第一导电结构，使得部分第一导电结构嵌入到所述第一凹坑中，进而在所述第一导电结构的表面形成多个第二凹坑。

(4)接着在所述第一半导体芯片的所述第二表面上形成第一布线层，所述第一布线层与所述第一导电结构电连接。

(5)在所述第一半导体芯片上设置第二半导体芯片，所述第二半导体芯片的下表面上设置有源区和导电焊盘，所述第二半导体芯片的导电焊盘与所述第一布线层电连接。

(6)在所述第二半导体芯片的四周侧面形成多个第二沟槽，所述第二沟槽贯穿所述第二半导体芯片，接着在所述第二沟槽的底部和侧壁上通过激光烧蚀工艺形成多个第三凹坑，接着通过热氧化工艺在所述第二半导体芯片的四周侧面以及上表面上形成第二绝缘介质层，进而使得在所述第二沟槽的底部、所述第二沟槽的侧壁以及所述第三凹坑上均形成有所述第二绝缘介质层。

(7)接着在所述第二沟槽中形成第二导电结构，使得部分第二导电结构嵌入到所述第三凹坑中，使得所述第二导电结构与所述第一布线层电连接，进而在所述第二导电结构的表面形成多个第四凹坑。

(8)接着在所述第二半导体芯片的上表面上形成第二布线层，所述第二布线层与所述第二导电结构电连接。

(9)在所述第二半导体芯片上设置第三半导体芯片，所述第三半导体芯片的下表面上设置有源区和导电焊盘，所述第三半导体芯片的导电焊盘与所述第二布线层电连接。

(10)接着形成封装胶层以覆盖所述第一、第二、第三半导体芯片，且部分的所述封装胶层嵌入到所述第二凹坑和所述第四凹坑中，接着去除所述第一载板。

(11)提供一线路基板，将所述第一半导体芯片安装在所述线路基板上，进而使得所述第一半导体芯片的导电焊盘与所述线路基板电连接，使得所述第一导电结构与所述线路基板电连接。

进一步的，所述第一载板的材料是塑料板、硅基板、玻璃板、陶瓷板、锗基板以及蓝宝石基板中的一种。

进一步的，在所述步骤(2)中，通过湿法刻蚀或干法刻蚀形成所述第一沟槽，多个所述第一沟槽间隔排列，所述第一沟槽的深度为10-100微米，所述第一沟槽的宽度为100-300微米，多个所述第一凹坑随机排列，所述第一凹坑的深度为500纳米-2000纳米。

进一步的，在所述步骤(3)和(7)中，所述第一导电结构和所述第二导电结构的材料包括金、钛、铬、铜、铝、银、钯、镍、钨、ITO、AZO、FTO中的一种或多种，所述第一导电结构和所述第二导电结构的形成方法为磁控溅射、热蒸发、电子束蒸发、电镀、化学镀、物理气相沉积中的一种。

进一步的，在所述步骤(4)和(8)中，所述第一布线层和所述第二布线层包括介质层以及图案化金属层。

进一步的，在所述步骤(6)中，通过湿法刻蚀或干法刻蚀形成所述第二沟槽，多个所述第二沟槽间隔排列，所述第二沟槽的深度为6-50微米，所述第二沟槽的宽度为50-100微米，多个所述第三凹坑随机排列，所述第三凹坑的深度为400纳米-1500纳米。

进一步的，在所述步骤(10)中，所述封装胶层是硅胶、环氧树脂以及硅胶中的一种。

请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～图4所示，本实施例提供一种半导体封装的制备方法，所述封装方法包括以下步骤：

如图1所示，其为俯视图，首先进行步骤(1)，提供第一载板1，在所述第一载板1上设置第一半导体芯片2，所述第一半导体芯片2包括第一表面和第二表面，在所述第一半导体芯片2的第一表面上设置有源区和导电焊盘，所述第一半导体芯片2的所述第一表面通过临时粘合膜固定在所述第一载板1上。所述第一载板1的材料是塑料板、硅基板、玻璃板、陶瓷板、锗基板以及蓝宝石基板中的一种，所述临时粘合膜在光照或加热状态下可以失去粘性进而便于第一半导体芯片2的解离。

接着进行步骤(2)，在所述第一半导体芯片2的四周侧面形成多个第一沟槽21，所述第一沟槽21贯穿所述第一半导体芯片2，接着在所述第一沟槽21的底部和侧壁上通过激光烧蚀工艺形成多个第一凹坑，接着通过热氧化工艺在所述第一半导体芯片2的四周侧面以及所述第二表面上形成第一绝缘介质层，进而使得在所述第一沟槽21的底部、所述第一沟槽21的侧壁以及所述第一凹坑上均形成有所述第一绝缘介质层。

在具体的实施例中，通过湿法刻蚀或干法刻蚀形成所述第一沟槽21，多个所述第一沟槽21间隔排列，所述第一沟槽21的深度为10-100微米，所述第一沟槽21的宽度为100-300微米，多个所述第一凹坑随机排列，所述第一凹坑的深度为500纳米-2000纳米，优选的，所述第一沟槽21的深度为30-80微米，所述第一沟槽21的宽度为150-250微米，所述第一凹坑的深度为800纳米-1500纳米，进一步的，所述第一沟槽21的深度为50-60微米，所述第一沟槽21的宽度为180-220微米，所述第一凹坑的深度为1000纳米-1200纳米，通过优化第一沟槽的尺寸以及第一凹坑的尺寸，以便于后续形成的导电结构的稳定性，所述第一绝缘介质层的厚度为50-200纳米，具体的，所述第一绝缘介质层的厚度为100-150纳米。

接着进行步骤(3)，接着在所述第一沟槽21中形成第一导电结构3，使得部分第一导电结构3嵌入到所述第一凹坑中，进而在所述第一导电结构3的表面形成多个第二凹坑，进而使得所述第二凹坑的深度为200纳米-1500纳米，进一步的，所述第二凹坑的深度为500纳米-1200纳米，进一步的，所述第二凹坑的深度为800纳米-1000纳米。

其中，所述第一导电结构3包括金、钛、铬、铜、铝、银、钯、镍、钨、ITO、AZO、FTO中的一种或多种，所述第一导电结构3的形成方法为磁控溅射、热蒸发、电子束蒸发、电镀、化学镀、物理气相沉积中的一种，在具体的实施例中，所述第一导电结构3为铜，并通过热蒸发形成。

如图2所示，其为截面图，接着进行步骤(4)接着在所述第一半导体芯片2的所述第二表面上形成第一布线层4，所述第一布线层4与所述第一导电结构3电连接，所述第一布线层4包括介质层以及图案化金属层。在具体的实施例中，所述介质层通过化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺沉积形成，所述介质层的材料可以是氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种，所述图案化的金属层可以通过蒸镀、磁控溅射、电镀或化学镀形成，所述图案化的金属层的材质是钛、钯、银、铜、铝、镍中的一种或两种以上组合。

接着进行步骤(5)，在所述第一半导体芯片2上设置第二半导体芯片5，所述第二半导体芯片5的下表面上设置有源区和导电焊盘，所述第二半导体芯片5的导电焊盘与所述第一布线层4电连接。

如图3所示，其为俯视图，接着进行步骤(6)，在所述第二半导体芯片5的四周侧面形成多个第二沟槽51，所述第二沟槽51贯穿所述第二半导体芯片5，接着在所述第二沟槽51的底部和侧壁上通过激光烧蚀工艺形成多个第三凹坑，接着通过热氧化工艺在所述第二半导体芯片5的四周侧面以及上表面上形成第二绝缘介质层，进而使得在所述第二沟槽51的底部、所述第二沟槽51的侧壁以及所述第三凹坑上均形成有所述第二绝缘介质层。

在具体的实施例中，通过湿法刻蚀或干法刻蚀形成所述第二沟槽51，多个所述第二沟槽51间隔排列，所述第二沟槽的深度为6-50微米，所述第二沟槽的宽度为50-100微米，多个所述第三凹坑随机排列，所述第三凹坑的深度为400纳米-1500纳米，优选的，所述第二沟槽的深度为10-40微米，所述第二沟槽的宽度为60-90微米，所述第三凹坑的深度为600纳米-1200纳米，进一步的，所述第二沟槽的深度为20-30微米，所述第二沟槽的宽度为70-80微米，所述第三凹坑的深度为800纳米-1000纳米，通过优化第二沟槽的尺寸以及第三凹坑的尺寸，以便于后续形成的导电结构的稳定性，所述第二绝缘介质层的厚度为50-180纳米，具体的，所述第一绝缘介质层的厚度为90-120纳米。

接着进行步骤(7)，在所述第二沟槽51中形成第二导电结构6，使得部分第二导电结构6嵌入到所述第三凹坑中，使得所述第二导电结构6与所述第一布线层4电连接，进而在所述第二导电结构6的表面形成多个第四凹坑，进而在所述第二导电结构6的表面形成多个第四凹坑，进而使得所述第四凹坑的深度为300纳米-1200纳米，进一步的，所述第四凹坑的深度为400纳米-1000纳米，进一步的，所述第四凹坑的深度为600纳米-800纳米。

其中，所述第二导电结构6包括金、钛、铬、铜、铝、银、钯、镍、钨、ITO、AZO、FTO中的一种或多种，所述第二导电结构6的形成方法为磁控溅射、热蒸发、电子束蒸发、电镀、化学镀、物理气相沉积中的一种，在具体的实施例中，所述第二导电结构6为铜，并通过热蒸发形成。

如图4所示，其为截面图，接着进行步骤(8)，在所述第二半导体芯片5的上表面上形成第二布线层7，所述第二布线层7与所述第二导电结构6电连接，所述第二布线层7包括介质层以及图案化金属层。在具体的实施例中，所述介质层通过化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺沉积形成，所述介质层的材料可以是氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种，所述图案化的金属层可以通过蒸镀、磁控溅射、电镀或化学镀形成，所述图案化的金属层的材质是钛、钯、银、铜、铝、镍中的一种或两种以上组合。

接着进行步骤(9)，在所述第二半导体芯片5上设置第三半导体芯片8，所述第三半导体芯片8的下表面上设置有源区和导电焊盘，所述第三半导体芯片8的导电焊盘与所述第二布线层7电连接。

接着进行步骤(10)，形成封装胶层9以覆盖所述第一、第二、第三半导体芯片2,5,8，且部分的所述封装胶层9嵌入到所述第二凹坑和所述第四凹坑中，所述封装胶9是环氧树脂以及硅胶中的一种，具体的可以利用模具形成所述封装胶层9，接着去除所述第一载板。

接着进行步骤(11)，提供一线路基板10，将所述第一半导体芯片2安装在所述线路基板10上，进而使得所述第一半导体芯片2的导电焊盘与所述线路基板10电连接，使得所述第一导电结构3与所述线路基板电连接。

本发明的半导体封装的制备过程中，通过第一半导体芯片的四周侧面形成多个第一沟槽，并在所述第一沟槽的底部和侧壁上通过激光烧蚀工艺形成多个第一凹坑，进而将导电结构嵌入到所述第一沟槽中，进而在所述第一导电结构的表面形成多个第二凹坑，接着在所述第一半导体芯片的所述第二表面上形成第一布线层，所述第一布线层与所述第一导电结构电连接，进而将第二半导体芯片设置在所述第一半导体芯片上，在所述第二半导体芯片上形成类似的结构，进而安装第三半导体芯片。上述结构的设置避免线路板的使用，且有效利用了半导体芯片的边缘区域形成导电通路，便于形成小型化、低成本和高集成的半导体封装。且在本发明的半导体封装的制备过程中，通过设置第一导电结构和第二导电结构嵌入到相应的第一凹坑和第三凹坑中，进而在第一导电结构和第二导电结构上形成第二凹坑和第四凹坑，接着形成封装胶层以覆盖所述第一、第二、第三半导体芯片，且部分的所述封装胶层嵌入到所述第二凹坑和所述第四凹坑中，上述结构的设置有效提高了相互之间的粘结性能，进而可以抑制各功能层的剥离，提高了半导体封装的稳定性。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。