阅读说明：本技术 一种低功耗高速比较器 (Low-power-consumption high-speed comparator ) 是由 王晓飞 孙权 严伟 张龙 袁婷 于 2020-05-07 设计创作，主要内容包括：本发明公开了一种低功耗高速比较器,包括四个PMOS管,四个NMOS管,两个第一缓冲器和两个或门、第一模拟信号输入端、第二信号输入端、第一比较结果输出端、第二比较结果输出端以及时钟控制端。当时钟控制端qamp为高电平时,比较器处于复位状态。当时钟控制端qamp从高电平跳变到低电平时,比较器处于比较状态。当比较器完成比较后,比较器进入锁存状态,并保持输出结果不变。本发明的比较器也可以通过增加输入管的尺寸,来获得较小的输入失配电压。本发明的高速比较器充分利用了NMOS管的高特征频率的特性,提高了比较器的转换速度。而且电路的结构简单,适用于高速转换电路中。(The invention discloses a low-power-consumption high-speed comparator which comprises four PMOS (P-channel metal oxide semiconductor) tubes, four NMOS (N-channel metal oxide semiconductor) tubes, two first buffers, two OR gates, a first analog signal input end, a second signal input end, a first comparison result output end, a second comparison result output end and a clock control end. When the clock control terminal qamp is at a high level, the comparator is in a reset state. When the clock control terminal qamp jumps from a high level to a low level, the comparator is in a comparison state. And after the comparator completes comparison, the comparator enters a latching state and keeps the output result unchanged. The comparator of the present invention can also obtain a smaller input mismatch voltage by increasing the size of the input tube. The high-speed comparator of the invention fully utilizes the characteristic of high characteristic frequency of the NMOS tube, and improves the conversion speed of the comparator. And the circuit has simple structure and is suitable for a high-speed conversion circuit.)

一种低功耗高速比较器

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种低功耗高速比较器。

背景技术

钟控比较器一般用于模数转换器中。模数转换器的工作速度越来越快，这就需要转换速率更快的比较器电路。传统的比较器电路一般具有预放大电路。虽然可以减小比较器的输入失配电压，但是同时也降低了比较器的最高工作速度和增加了电路的功耗。

发明内容

为克服现有技术中的问题，本发明的目的是提供一种低功耗高速比较器电路，可以在较小的功耗下实现高速的转换速率。

为达到上述目的，本发明采用的技术方案如下：

一种低功耗高速比较器，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一或门、第二或门、第一模拟信号输入端、第二模拟信号输入端、第一比较结果输出端、第二比较结果输出端以及时钟控制端；

第一模拟信号输入端与第一PMOS管的栅极相连，高压源与第一PMOS管PM0的源极、第二PMOS管PM1的源极相连，第一PMOS管的漏极与第三PMOS管的源极相连，第三PMOS管的栅极与第二或门的输出端相连，第三PMOS管的漏极与第二NMOS管的栅极、第一NMOS管的漏极、第三NMOS管的漏极、第一比较结果输出端以及第一或门的第一输入端相连；

第二NMOS管的源极、第一NMOS管的源极与第三NMOS管的源极均接地；

第二模拟信号输入端与第二PMOS管的栅极相连，第二PMOS管的漏极与第四PMOS管的源极相连，第四PMOS管的栅极与第一或门的输出端相连，第四PMOS管的漏极与第一NMOS管的栅极、第二NMOS管的漏极、第四NMOS管的漏极、第二比较结果输出端以及第二或门的第一输入端相连；

第一NMOS管的源极、第二NMOS管的源极、第四NMOS管的源极均接地；

时钟控制端与第一或门的第二输入端、第三NMOS管的栅极、第四NMOS管的栅极与第二或门的第二输入端相连。

本发明进一步的改进在于，第三PMOS管的漏极、第二NMOS管的栅极、第一NMOS管的漏极、第三NMOS管的漏极、第一缓冲器的输入端以及第一或门的第一输入端经第一缓冲器与第一比较结果输出端相连。

本发明进一步的改进在于，第四PMOS管的漏极、第一NMOS管的栅极、第二NMOS管的漏极、第四NMOS管的漏极、第二缓冲器的输入端以及第二或门的第一输入端经第二缓冲器与第二比较结果输出端相连。

本发明进一步的改进在于，第三节点与第三PMOS管的漏极、第二NMOS管的栅极、第一NMOS管的漏极、第三NMOS管的漏极、第一缓冲器的输入端以及第一或门的第一输入端相连；

第四节点与第四PMOS管的漏极、第一NMOS管的栅极、第二NMOS管的漏极、第四NMOS管的漏极、第二缓冲器的输入端以及第二或门的第一输入端均相连；

如果第一模拟信号输入端的信号高于第二模拟信号输入端的信号，那么第四节点的充电速度快于第三节点。

本发明进一步的改进在于，第一或门OR0的输出端作为第五节点，第二或门OR1的输出端作为第六节点；

当时钟控制端信号为高电平时，通过第一或门、第二或门驱使第五节点、第六节点上拉到电源电压；第三PMOS管、第四PMOS管处于关断状态；同时第三节点、第四节点被第三NMOS管、第四NMOS管下拉到地；第一比较结果输出端、第二比较结果输出端均输出低电平。

本发明进一步的改进在于，通过调节第一模拟信号输入端的信号、第二模拟信号输入端的信号的直流工作电平，改变第一PMOS管、第二PMOS管的充电能力。

本发明进一步的改进在于，当时钟控制端从高电平跳变到低电平时，电源通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管对第三节点、第四节点充电；第三节点、第四节点被上拉。

本发明进一步的改进在于，当时钟控制端从高电平跳变到低电平时，第五节点、第六节点的电位被下拉到地。

与现有技术相比，本发明具有的有益效果：本发明中，第一NMOS管NM0、第二NMOS管NM1组成正反馈回路，比较器的正反馈回路只使用了具有高特征频率的NMOS管，PMOS管为正反馈回路提供大电流，提高比较器的转换速率。所述的时钟控制端qamp用于控制比较器的工作状态。当时钟控制端qamp为高电平时，比较器处于复位状态。当时钟控制端qamp从高电平跳变到低电平时，比较器处于比较状态。当比较器完成比较后，比较器进入锁存状态，并保持输出结果不变。本发明的比较器也可以通过增加输入管的尺寸，来获得较小的输入失配电压。本发明的高速比较器充分利用了NMOS管的高特征频率的特性，提高了比较器的转换速度。而且电路的结构简单，适用于高速转换电路中。

附图说明

图1为本发明低功耗高速比较器电路结构；

图2为本发明电路在的工作时序图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

本发明的电路结构如图1所示，包含了四个PMOS管，分别为第一PMOS管PM0、第二PMOS管PM1、第三PMOS管PM2、第四PMOS管PM3，四个NMOS管，分别为第一NMOS管NM0、第二NMOS管NM1、第三NMOS管NM2、第四NMOS管NM3，两个缓冲器，分别为第一缓冲器BUF0、第二缓冲器BUF1，两个或门，分别为第一或门OR0、第二或门OR1。第一节点n0、第三节点n1、第五节点n2、第二节点p0、第四节点p1、第六节点p2是内部节点。第一模拟信号输入端vip、第二模拟信号输入端vin。第一比较结果输出端von、第二比较结果输出端vop以及时钟控制端qamp。

第一模拟信号输入端vip与第一PMOS管PM0的栅极相连，高压源与第一PMOS管PM0的源极、第二PMOS管PM1的源极均相连。第一PMOS管PM0的漏极与第三PMOS管PM2的源极相连，第三PMOS管PM2的栅极与第二或门OR1的输出端相连，第三PMOS管PM2的漏极与第二NMOS管NM1的栅极、第一NMOS管NM0的漏极、第三NMOS管NM2的漏极、第一缓冲器BUF0的输入端以及第一或门OR0的第一输入端相连。

第二NMOS管NM1的源极、第一NMOS管NM0的源极与第三NMOS管NM2的源极均接地。

第一比较结果输出端von与第一缓冲器BUF0的输出端相连。

第二模拟信号输入端vin与第二PMOS管PM1的栅极相连，第二PMOS管PM1的漏极与第四PMOS管PM3的源极相连，第四PMOS管PM3的栅极与第一或门OR0的输出端相连，第四PMOS管PM3的漏极与第一NMOS管NM0的栅极、第二NMOS管NM1的漏极、第四NMOS管NM3的漏极、第二缓冲器BUF1的输入端以及第二或门OR1的第一输入端均相连。

第一NMOS管NM0的源极、第二NMOS管NM1的源极、第四NMOS管NM3的源极均接地。

第二比较结果输出端vop与第二缓冲器BUF1的输出端相连。

时钟控制端qamp与第一或门OR0的第二输入端、第三NMOS管NM2的栅极、第四NMOS管NM3的栅极、第二或门OR1的第二输入端相连。

第一节点n0与第一PMOS管PM0的漏极、第三PMOS管PM2的源极相连。

第二节点p0与第二PMOS管PM1的漏极、第四PMOS管PM3的源极相连。

第三节点n1与第三PMOS管PM2的漏极、第二NMOS管NM1的栅极、第一NMOS管NM0的漏极、第三NMOS管NM2的漏极、第一缓冲器BUF0的输入端以及第一或门OR0的第一输入端相连。

第四节点p1与第四PMOS管PM3的漏极、第一NMOS管NM0的栅极、第二NMOS管NM1的漏极、第四NMOS管NM3的漏极、第二缓冲器BUF1的输入端以及第二或门OR1的第一输入端均相连。

第一或门OR0的输出端作为第五节点n2，第二或门OR1的输出端作为第六节点p2。

所述的第一PMOS管PM0、第二PMOS管PM1是比较器的输入管。该管的输入共模电压越低，比较器的比较速度越快。所述的第一PMOS管PM0、第二PMOS管PM1的尺寸越大，比较器的等效输入失配电压越低。当时钟控制端qamp信号从高电平跳变到低电平时，高压源通过第一PMOS管PM0、第二PMOS管PM1、第三PMOS管PM2、第四PMOS管PM3对第三节点n1、第四节点p1充电，第一模拟信号输入端vip、第二模拟信号输入端vin的电压值，分别决定了对第三节点n1、第四节点p1的充电速度。如果第一模拟信号输入端vip的信号高于第二模拟信号输入端vin的信号，那么第四节点p1的充电速度快于第三节点n1。

所述的第三PMOS管PM2、第四PMOS管PM3，用于隔离内部第一节点n0、第三节点n1，和第二节点p0、第四节点p1。当比较器处于复位状态时，第一节点n0、第二节点p0为电源电压，而第三节点n1、第四节点p1为地电位。当比较器处于锁存状态时，节点n1、p1中的一个处于电源电压，另一个处于地电位。而第一节点n0、第二节点p0都是电源电压电位，所以需要第三PMOS管PM2、PM3隔离第一节点n0、第三节点n1，和第二节点p0、第四p1。

所述的第三NMOS管NM2、第四NMOS管NM2NM3用于复位比较器。当时钟控制端qamp信号为高电平时，通过第一或门OR0、第二或门OR1驱使第五节点n2、第六节点p2上拉到电源电压。第三PMOS管PM2、第四PMOS管PM3处于关断状态。同时第三节点n1、第四节点p1被第三NMOS管NM2、第四NMOS管NM3下拉到地。比较器的第一比较结果输出端vop、第二比较结果输出端von都输出低电平。比较器处于复位状态。

所述的第一缓冲器BUF0，用于隔离第三节点n1和第一比较结果输出端von，避免后续电路对正反馈回路的干扰，影响比较器的比较过程。

所述的第二缓冲器BUF1，用于隔离第四节点p1和第二比较结果输出端vop，避免后续电路对正反馈回路的干扰，影响比较器的比较过程。

所述的第一或门OR0、第二或门OR1用于控制第三PMOS管PM2、第四PMOS管PM3的栅极电压。当比较器处于复位状态时，第一或门OR0、第二或门OR1的输出都是高电平。当比较器处于锁存状态时，如果第三节点n1为高电平，第一或门OR0的输出为高电平，第四PMOS管PM3处于关断状态。如果第一节点p1为高电平，第二或门OR1的输出为高电平，第三PMOS管PM2处于关断状态。

所述的第一或门OR0、第二或门OR1具有较高的逻辑翻转阈值。

图2本发明电路的工作时序，当时序控制端qamp为高电平时，比较器处于复位状态。当时钟控制端qamp为低电平时，比较器处于锁存状态。当时钟控制端的信号从高电平跳变到低电平的过程中，比较器处于判断输入第一模拟信号输入端vip的信号、第二模拟信号输入端vin的信号大小的状态。

图1中的第一PMOS管PM0、第二PMOS管PM1是比较器的输入管，可以通过调节第一模拟信号输入端vip的信号、第二模拟信号输入端vin的信号的直流工作电平，来改变第一PMOS管PM0、第二PMOS管PM1的充电能力。更大的充电能力可以获得更小的转换时间。第一PMOS管PM0、第二PMOS管PM1同时也决定了比较器的输入失配电压。更大的晶体管尺寸可以获得更小的失配电压。

当时钟控制端qamp从高电平跳变到低电平时，第一PMOS管PM0和第二PMOS管PM2串联，并对第三节点n1充电。第三PMOS管PM2的尺寸越大，第三节点n1的电压爬升速度越快。同理，第四PMOS管PM3的尺寸越大，第一节点p1的电压爬升速度越快。但是第三PMOS管PM2、第四PMOS管PM3的尺寸过大的话，会增加第三节点n1、第四节点p1的版图寄生电容，反而降低比较器的转换速度。所以，可以令第一PMOS管PM0、第二PMOS管PM1、第三PMOS管PM2、第四PMOS管PM3具有同样的尺寸，并使用源漏服用。一方面可以减小版图面积，另一方面可以减小第一节点n0、第二节点p0的寄生。

第一NMOS管NM0、第二NMOS管NM1组成正反馈回路。当时钟控制端qamp从高电平跳变到低电平时，第一PMOS管PM0、第二PMOS管PM1、第三PMOS管PM2、第四PMOS管PM3对第三节点n1、第四节点p1充电。第三节点n1、第四节点p1可以快速地被上拉。在充电的过程中第一模拟信号输入端vip、第二模拟信号输入端vin的电压值决定了第三节点n1、第四节点p1的充电速度。第一PMOS管PM0、第二PMOS管PM1、第三PMOS管PM2、第四PMOS管PM3为第一NMOS管NM0、第二NMOS管NM1提供很强的电流，驱使正反馈回路快速做出判断。另外，本发明中的正反馈回路中只使用了NMOS管，可以充分利用NMOS管的高特征频率的特性，提高比较器的转换速度。NMOS管比PMOS管具有更高的特征频率。可以在更小的功耗下，获得更大的跨导，从而使得比较器的转换时间更短。虽然同时使用PMOS管和NMOS管可以服用电流，提高正反馈回路的跨导，但是也同时增加了正反馈节点的负载电容。并不利于提高比较器的转换速率。

在本发明的比较器电路中，当正反馈节点比较出结果后，通过第一或门OR0、第二或门OR1关断第三PMOS管PM2或者第四PMOS管PM3，避免在电源和地之间形成电流通道。

图1中的第一或门OR0、第二或门OR1的逻辑翻转阈值较高，这是为了避免在第三节点n1、第四节点p1还没比较出结果的情况下，将第三PMOS管PM2、第四PMOSPM3同时关闭。

当时钟控制端qamp为高电平时，比较器处于复位状态，第一节点n0、第四节点p1被上拉到电源电压，第三节点n1、第四节点p1被下拉到地。第五节点n2、第六节点p2为高电平。第三PMOS管PM2、第四PMOS管PM3隔离了内部第一节点n0、第三节点n1，第二节点p0、第四节点p1。当时钟控制端qamp跳变到低电平时，第五节点n2、第六节点p2的电位被下拉到地，第三PMOS管PM2、第四PMOS管PM3开启，并对第三节点n1、第四节点p1充电。此时的第一PMOS管PM0、第二PMOS管PM1、第三PMOS管PM2、第四PMOS管PM3可以为第三节点n1、第四节点p1提供强大的电流驱动，从而提高比较器的比较速度。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。