阅读说明：本技术 用于校准低功率电压模式发射机驱动器阻抗的系统及方法 (System and method for calibrating low power voltage mode transmitter driver impedance ) 是由 郭飞 李义慧 薛红 马昕 王晖 于 2020-02-03 设计创作，主要内容包括：本申请的实施例涉及用于校准低功率电压模式发射机驱动器阻抗的系统及方法。本文描述了一种用于发射来自集成芯片的数字信号的低功率发射机。发射机包括由多个驱动器片组成的电压模式发射机驱动器,其包括具有第一电阻器和第一晶体管的上单元以及具有第二电阻器、第二晶体管和第三晶体管的下单元。校准电路通过调节施加到上单元的副本的第一晶体管的第一栅极电压并调节施加到下单元的副本的第三晶体管的第二栅极电压,将副本电路驱动到期望的阻抗。校准的第一栅极电压被施加到多个驱动器片中的每个驱动器片的第一晶体管和第二晶体管,并且校准的第二栅极电压被施加到多个驱动器片中的每个驱动器片的第三晶体管。(Embodiments of the present application relate to systems and methods for calibrating low power voltage mode transmitter driver impedance. A low power transmitter for transmitting digital signals from an integrated chip is described herein. The transmitter includes a voltage-mode transmitter driver composed of a plurality of driver slices, which includes an upper cell having a first resistor and a first transistor, and a lower cell having a second resistor, a second transistor, and a third transistor. The calibration circuit drives the replica circuit to a desired impedance by adjusting a first gate voltage applied to a first transistor of the replica of the upper cell and adjusting a second gate voltage applied to a third transistor of the replica of the lower cell. The calibrated first gate voltage is applied to the first transistor and the second transistor of each of the plurality of driver slices, and the calibrated second gate voltage is applied to the third transistor of each of the plurality of driver slices.)

用于校准低功率电压模式发射机驱动器阻抗的系统及方法

相关申请的交叉引用

本公开内容也是于2019年1月31日提交的共同转让和共同待决 的美国申请16/264,411的部分继续申请，并且基于美国专利法第120 条要求其权益。上述申请通过引用全文并入本文。

技术领域

本公开涉及低功率发射机驱动器的配置，并且具体地，涉及用于 在低功率电压模式发射机驱动器处校准不同单元的阻抗的配置。

背景技术

电压模式发射机驱动器通常用于诸如服务器和路由器等设备的 芯片到芯片的连接。电压模式发射机驱动器通常具有两个单元，具有 晶体管和电阻器的上单元，以及具有晶体管和电阻器的下单元。连接 上单元和下单元的接头形成电压模式发射机驱动器的输出端子。

高速芯片到芯片互连标准经常要求下单元阻抗和上单元阻抗匹 配所需的参考阻抗，以减少降低信号完整性的沿互连的反射。换句话 说，电源(V_S)和输出端子之间的上单元阻抗，以及输出端子和地之 间的下单元阻抗需要等于某个参考阻抗值。然而，上单元或下单元中 的晶体管通常由大尺寸的n型晶体管组成。晶体管的电阻通常由于不 同的驱动电压电平而显著变化，并且由于诸如温度、湿度、振动等环 境因素而可能相当不稳定。因此，上单元和下单元中的n型晶体管的 变化的电阻通常会导致上单元阻抗和下单元阻抗之间的不匹配，尤其 是在晶体管的不同的操作模式期间。这种不匹配通常会在电压模式发射机驱动器中引起过多的噪声，并在电压模式发射机驱动器的输出端 子处产生不稳定甚至错误的输出。

发明内容

本文描述的实施例提供了一种用于发射来自集成芯片的数字信 号的低功率发射机。发射机包括由多个驱动器片组成的电压模式发射 机驱动器，其中每个驱动器片包括上单元和下单元。上单元包括第一 电阻器和第一晶体管，其中上单元连接到电压源和电压模式发射机驱 动器的输出端。下单元包括第二电阻器、第二晶体管和第三晶体管， 其中下单元连接到电压模式发射机驱动器的输出端和地。发射机还包 括副本电路，该副本电路包括上单元的副本和下单元的副本。发射机 的校准电路被配置为通过将施加到上单元的副本的第一晶体管的第 一栅极电压调整为等于校准的第一栅极电压并将施加到下单元的副本的第三晶体管的第二栅极电压调整为等于校准的第二栅极电压，来 将副本电路驱动到期望的阻抗。偏置发生器将校准的第一栅极电压施 加到多个驱动器片中的每个驱动器片的第一晶体管和第二晶体管，并 将校准的第二栅极电压施加到多个驱动器片中的每个驱动器片的第 三晶体管。

在一些实施例中，多个驱动器片中的每个驱动器片的上单元被配 置为：响应于将校准的第一栅极电压施加到多个驱动器片中的每个驱 动器片的第一晶体管和第二晶体管以及将校准的第二栅极电压施加 到多个驱动器片中的每个驱动器片的第三晶体管，生成与多个驱动器 片中的每个驱动器片的对应的下单元的阻抗匹配的阻抗。

在一些实施例中，响应于将校准的第一栅极电压施加到多个驱动 器片中的每个驱动器片的第一晶体管和第二晶体管以及将校准的第 二栅极电压施加到多个驱动器片中的每个驱动器片的第三晶体管，多 个驱动器片的上单元的总阻抗等于上单元的副本的阻抗。

在一些实施例中，响应于将校准的第一栅极电压施加到多个驱动 器片中的每个驱动器片的第一晶体管和第二晶体管以及将校准的第 二栅极电压施加到多个驱动器片中的每个驱动器片的第三晶体管，多 个驱动器片的下单元的总阻抗等于下单元的副本的阻抗。

在一些实施例中，上单元的副本还包括第一电阻器的副本和第一 晶体管的副本，其中上单元的副本连接到电压源和电压模式发射机驱 动器的输出端。下单元的副本还包括第二电阻器的副本、第二晶体管 的副本和第三晶体管的副本，其中下单元的副本连接到电压模式发射 机驱动器的输出端和地。

在一些实施例中，校准电路还包括：第二下单元，其包括第四晶 体管和第三电阻器；以及恒定电流源，被配置为将恒定电流馈入到第 二下单元中，以产生输出电压；比较器，被配置为将由第二下单元产 生的输出电压与第一参考电压和第二参考电压进行比较；以及校准逻 辑控制，被配置为基于比较器的输出，通过经由偏置发生器调节第二 栅极电压来调整第二下单元的阻抗以匹配第一预定阻抗。

在一些实施例中，偏置发生器被配置为响应于校准逻辑控制从比 较器接收到指示第二下单元的阻抗为低的高电平输出而降低第二栅 极电压。在一些实施例中，偏置发生器被配置为响应于校准逻辑控制 从比较器接收到指示第二下单元的阻抗为高的低电平输出而增加第 二栅极电压。

在一些实施例中，校准电路还被配置为(i)经由偏置发生器将第 二栅极电压维持在第二下单元的阻抗与第一预定阻抗匹配处的电压 处，(ii)经由偏置发生器，将第一栅极电压调节到上单元副本的阻 抗与第二预定阻抗匹配处的电压，并且(iii)将第一栅极电压校准为 上单元的副本的阻抗与第二预定阻抗匹配处的电压。

在一些实施例中，校准电路还被配置为(i)经由偏置发生器维持 校准的第一栅极电压；(ii)经由偏置发生器调节第二栅极电压，使 得下单元的副本的阻抗与第二预定阻抗匹配，并且(iii)将第二栅极 电压校准为下单元的副本的阻抗与第二预定阻抗匹配处的电压。

在一些实施例中，偏置发生器被配置为将校准的第一栅极电压供 应给多个驱动器片中的每个驱动器片的第一晶体管和第二晶体管，并 且将校准的第二栅极电压供应给多个驱动器片中的每个驱动器片的 第三晶体管。

附图说明

在结合附图考虑以下详细描述时，本公开的其他特征、其性质和 各种优点将变得显而易见，其中，相同的附图标记始终指代相同的部 分，并且：

图1是图示根据本文所述的一些实施例的低功率电压模式发射机 驱动器的框图，该低功率电压模式发射机驱动器使用施加有可调栅极 电压的附加晶体管来校准上单元和下单元的阻抗；

图2是图示根据本文所述的一个实施例的操作图1所示电路以校 准电压模式发射机的阻抗的过程的逻辑流程图。

图3是图示根据本文所述的一些实施例的电压模式发射机驱动器 片和副本片的电路图，电压模式发射机驱动器片和副本片用于校准电 压模式发射机驱动器中的阻抗；以及

图4图示了根据本文一些实施例的校准电路的电路图，该校准电 路用于将副本片201中的上单元和下单元的阻抗校准为期望的阻抗 值；以及

图5a-图5c是根据本文所述的一个实施例的逻辑流程图，图示了 操作图4所示的用于校准副本片201中的阻抗的电路的过程500。

图6是根据本文所述的一个实施例的低功率发射机的系统图。

具体实施方式

考虑到电压模式发射机驱动器中的阻抗不匹配的问题，本文描述 了用于独立地校准低功率电压模式发射机驱动器中的上单元和下单 元的各自阻抗的系统和方法。在一些实施例中，低功率电压模式发射 机驱动器可用于诸如服务器和路由器的技术系统。这些系统需要高 速、低功耗、面积效率高的芯片到芯片互连。

图1是图示低功率电压模式发射机驱动器的电路图100，该低功 率电压模式发射机驱动器使用施加有可调栅极电压的附加晶体管来 校准上单元和下单元的阻抗，并且，图2是图示根据本文所述的一个 实施例的操作图1所示的电路100以校准电压模式发射机的阻抗的过 程的逻辑流程图。图1的电路图100图示了被建模为具有上单元102 和下单元104的低功率电压模式驱动器。上单元102和下单元104可 以用于提供数据流的不同位。上单元102包括晶体管106和电阻器 108，电阻器108的一端连接到晶体管106的源极。晶体管106的源 极连接到电压源(V_S)。电阻器108的另一端子连接到电压模式发射 机驱动器的输出118。在传统的发射机驱动器中，选择电阻器108的 值以确保在输出端子118处测量的输出阻抗与期望的阻抗匹配。在此 类实施例中，上单元阻抗可以测量为R(108)+1/Gmn1(106)，其中Gmn1(106)是设备106的跨导。例如，在传统的发射机中，当 期望阻抗为50欧姆时，可以为电阻器108选择合适的电阻值。晶体 管106的栅极端子连接到电压驱动器120的输出端子。电压驱动器120 具有V_IP的输入电压和可调的驱动电压V_DDR。在实施方式中，调整驱 动电压V_DDR以改变来自施加到晶体管106的栅极的电压驱动器120 的输出电压，从而改变晶体管106的电阻，这继而改变在电压源V_S和输出端子118之间的上单元102的阻抗。

下单元104包括电阻器112，该电阻器的一个端子连接到输出 118，而另一端子连接到晶体管114的漏极。晶体管114由电压驱动 器110驱动，该电压驱动器110类似于电压驱动器120，具有V_IN的 输入电压和相同的可调驱动电压V_DDR。与上单元相似，输出端118 与地之间的下单元的阻抗可以通过调整可调驱动电压_VDDR来改变。

附加晶体管116连接到晶体管114的源极。具体地，晶体管114 的源极端子连接到n型晶体管116的漏极端子。n型晶体管116的源 极端子接地。

n型晶体管116的栅极端子连接至可调栅极电压(V_G)。除了 V_DDR之外，可以调节栅极电压V_G以改变晶体管116的电阻，这又改 变下单元的阻抗。

在一些实施例中，晶体管116可以是p型晶体管而不是如图1所 示的n型晶体管。在这样的实施例中，其他晶体管106和114也可以 是p型晶体管而不是n型晶体管。

如图1所示的电路100如图2中的过程200处所示地操作。在212 处，上单元102的晶体管106的漏极和源极端子分别连接到电压源 V_S和电压模式发射机驱动器的输出端118。在214处，下单元104的 晶体管114的漏极和源极端子分别连接到电压模式发射机驱动器的输 出118和经由附加晶体管116接地。在216处，将可调栅极电压V_G施加到附加晶体管116的栅极。在218处，调整栅极电压V_G的电压 电平，以使输出端118和地之间的下单元阻抗与电压源V_S和输出端 118之间的上单元阻抗匹配。通过调整V_G，可以减小上单元102的阻 抗和下单元104的阻抗之间的输出阻抗变化。

图3是根据本文描述的一些实施例的电路图，其图示了电压模式 发射机驱动器片和副本片，以校准电压模式发射机驱动器中的阻抗。 在一个实现中，如图3所示，图1的发射机驱动器100的多个相同复 制(称为“片”)被并联连接。每个驱动器片包括上单元102、下单元104和附加晶体管116的实例。可以将相同的电压驱动器120和110 施加到所有驱动器片中的上单元和下单元。

上单元或下单元的相应阻抗可以被设置为匹配期望的参考值。例 如，低功率电压模式发射机驱动器的上单元102的期望阻抗为50欧 姆。类似地，低功率电压模式发射机驱动器的下单元104的期望阻抗 也为50欧姆，以便匹配期望的上单元阻抗。为了实现针对上单元102 和下单元104两者的50欧姆的目标阻抗，例如，当并联连接20个驱 动器片时，每个驱动器片可能需要被调整到具有1K欧姆的相应上单 元阻抗。可以使用以下公式测量并联连接的20个驱动器片的净阻抗：

其中Z是(每个驱动器片的)1k欧姆，并且n是产生50欧姆的Z_Net的 驱动器片的数量(20)。在一些实施例中，为了实现电压模式发射机 驱动器100的不同目标阻抗，可以对每个驱动器片进行调整以针对相 应上单元或下单元阻抗呈现不同的阻抗值。

为了在电压模式发射机驱动器的上单元102和下单元104中实现 期望的阻抗，将类似于原始驱动器片的副本片201连接到原始并联连 接的驱动器片。通过将副本片调整为1k欧姆的值，可以将20个驱动 器片中的每个驱动器片调整为1k欧姆的阻抗。这最终将导致将发射 机驱动器100的上单元102和下单元104的阻抗被校准为50欧姆的 期望值。副本片201包括副本上单元202和副本下单元204。副本上 单元202包括作为晶体管106的副本的晶体管206以及作为电阻器 108的副本的电阻器208。副本下单元204包括作为晶体管114的副本的晶体管214和作为电阻器112的副本的电阻器212、以及作为晶 体管116的副本的副本晶体管216。所有副本组件以与组件在驱动器 100中的连接相似的方式连接。驱动电压V_DDR被施加到晶体管206 和214的栅极端子。

可调电压V_G和V_DDR将被调整以将副本上单元202和副本下单元 204的阻抗校准为期望值(在这种情况下为1K欧姆)。由于副本片 经由连接218并联连接到驱动器片时，当副本片中的阻抗达到期望值 时，调整电压V_G和V_DDR依次校准每个原始驱动器片中的阻抗，以达 到期望值(在这种情况下为1K欧姆)。图4-图5C进一步描述了校 准副本片201的各方面。

图4图示了根据本文中一些实施例的校准电路的电路图，该校准 电路用于将副本片201中的上单元和下单元的相应阻抗校准为期望的 阻抗值。在一些实施例中，上单元202和下单元201的相应阻抗彼此 独立地被校准。利用由校准逻辑304控制的偏置发生器302调整独立 电压V_G和V_G1，上单元202和下单元204的阻抗的独立校准发生。 校准电路400被设置为调整副本片201。副本片201的副本上单元202 的晶体管206的栅极端子连接到开关盒318。开关盒318具有开关A， 开关A在闭合时将复制晶体管206的栅极端子连接到V_DDR 210。开关 盒318具有另一开关B，开关在B闭合时将副本晶体管206的栅极端 子接地。类似地，副本片201的副本上单元202的晶体管214的栅极 端子连接到开关盒316。开关盒316具有开关A，开关A在闭合时将 晶体管214的栅极端子连接到V_DDR 210。开关盒316具有另一开关B， 开关B在闭合时将晶体管214的栅极端子接地。副本晶体管216连接 到V_G 208。

附加地，V_DDR 210连接到晶体管320的源极端子。晶体管320的 漏极端子连接到电源V_S。晶体管320的栅极端子连接到偏置发生器 302，偏置发生器302依次输出偏置输出电压V_G1以施加在晶体管320 的栅极处、以及输出V_G 208以施加在副本晶体管216的栅极处。通过调整V_G1，偏置发生器302通过晶体管320间接地改变V_DDR 210。 偏置发生器302由校准逻辑单元304控制，该校准逻辑单元304将信 号发送到偏置发生器以调整输出电压V_G和V_G1(以及间接地调整 V_DDR)，使得副本片201的副本上单元202和副本下单元204都呈现 期望的阻抗值。

校准逻辑单元304接收两个输入：时钟和来自比较器306的输出。 除了控制偏置发生器302之外，校准逻辑单元304还控制开关盒318、 开关盒316、开关盒314、开关326和多路复用器308的选择位，如 下文进一步描述。比较器306将在输出端子328处测量的电压电平与 从多路复用器308取回的参考电压值进行比较。

为了独立于副本下单元204的阻抗来调整副本上单元202的阻 抗，将第二下单元312并联添加到校准电路300中的副本下单元204。 下单元312包括晶体管322和电阻器324。晶体管322的源极端子接 地，并且晶体管322的漏极端子连接到电阻器324。晶体管322的栅极端子连接到开关盒314。开关盒314具有开关A，开关A在连接时 向晶体管322施加电压V_G(连接到偏置发生器302)。附加地，开关 盒314具有另一开关314B，开关314B在连接时晶体管322的栅极端 子接地。下单元312的电阻器324连接到开关326，开关326将电阻 器324连接到电流源310。

为了校准副本上单元202、副本下单元204和下单元312的阻抗， 在输出端子328处测量电压电平。将在输出端子328处测量的电压电 平与比较器306处的参考电压值进行比较。具体地，可以通过校准逻 辑304从多路复用器308选择不同的参考电压值。校准逻辑304向多 路复用器308提供选择信号，以使多路复用器308输出可用的参考电 压值中的一个可用的参考电压值，例如基于校准阶段。附加地，基于 比较器306的输出值，校准逻辑单元304向偏置发生器302发送信号 以调整输出电压V_G和V_G1，或者修改开关314、316、318和326中的任何一个。结合图5A至图5C进一步描述电路图400的不同组件 的操作。

在一些实施例中，副本上单元202的阻抗首先被校准，并且针对 V_DDR 210的对应值是固定的。随后，可以通过调整电压V_G 208来校 准副本下单元204的阻抗。为了调整副本上单元202的阻抗，部署了 下单元312。下单元312的阻抗由电阻器324和晶体管322控制。在一些实施例中，为了在副本片201的副本上单元202和副本下单元204 中获得1K欧姆的期望阻抗，该下单元312的阻抗被固定在3K欧姆。 基于针对上单元102和下单元104的期望阻抗值，选择针对下单元312 的3k欧姆的期望阻抗值。在一些实施例中，如果针对上单元102和下单元104的阻抗的期望值不同于50欧姆，则下单元312的阻抗的 期望值可以不同。

图5A至图5C是图示了根据本文所述的一个实施例的逻辑流程 图，该流程图示出了操作图4中所示的电路的过程500，以用于校准 副本片201中的阻抗。

根据示例实施例，首先校准下单元312，使得下单元312的阻抗 被设置为期望值(例如，在这种情况下为3k欧姆)。在下单元312 的阻抗校准开始时，校准逻辑304发送控制信号以在318处闭合开关 B、在316处闭合开关B、闭合开关326，并且在314处闭合开关A。 同时，校准逻辑304发送控制信号以在318处断开开关A、在316处 断开开关A、在314处断开开关B。通过以这种方式控制开关，晶体 管206和214有效地从电路中移除，并且晶体管322连接到电流源 310。校准逻辑304选择REF1作为来自多路复用器308的参考电压， 用于到比较器306的参考输入。比较器304的第二输入是在输出端子328处测量的电压。

具体地，在502处，来自恒定电流源310的恒定电流被馈送到下 单元312。这可以在下单元312上产生可以在输出端子328处测量的 电压。

在504处，测量输出端子328处的电压电平，所测量的电压电平 指示输出端子328与地之间的阻抗。如图4所示，在输出端子328处 的测量电压电平被馈送到比较器306的负端子中。

在506处，从多路复用器308提供输出，该多路复用器308连接 到提供第一参考电压值REF1的第一参考电压源和提供第二参考电压 值REF2的第二参考电压源。在508处，校准逻辑单元304发送选择 信号，从而使多路复用器308输出第一参考电压值REF1和第二参考 电压值REF2中的一个。例如，为了校准在下单元312上的阻抗，选 择REF1参考电压。在一些实施例中，基于上单元102和下单元104 的期望阻抗，参考电压值REF1和REF2被预定义。

在510处，比较器306将在输出端子328处检测到的第一电压电 平与来自多路复用器308的参考电压值REF1进行比较。比较的输出 指示将以下内容发送至校准逻辑单元304：输出端子328处的电压电 平是大于基准电压REF1、小于基准电压REF1、还是与基准电压REF1 基本相似。如本文所用，“基本相似”是指由于限制的测量精度，具 有可容许的差异的两个实体几乎相同或等效。

在512处，校准逻辑单元304控制比较器306的输出是否指示输 出端子328处的电压电平偏离第一参考电压值REF1。

响应于确定比较器306的输出指示输出端子328处的电压电平偏 离REF1，校准逻辑单元304将信号发送到偏置发生器302，从而使 偏置发生器302基于比较器306的输出的符号来调整可调栅极电压 V_G，直到比较器306的更新的输出指示输出端子328处的更新的电压 电平基本类似于参考电压值REF1。

例如，在一些实施例中，来自比较器306的高正输出意味着输出 端子328处的电压太低，并且校准逻辑单元304将命令偏置发生器302 降低V_G电压，以便增加在下单元312上测量的电压。类似地，如果 比较器306的输出为低，则校准逻辑304可以命令偏置发生器302增 加V_G 208。在一些实施例中，来自多路复用器308的输出可以连接到 比较器306的负端子，而输出端子328可以连接到比较器306的正端 子。在这种情况下，校准逻辑的响应也将是与前面的实施例相反。

最终，基于来自校准逻辑单元304的信号，使用偏置发生器302 对V_G的修改可以使328处的电压基本类似于REF1电压，或者至少 在REF1电压的预定可容许范围内。在这样的实施例中，V_G的轻微增 加或减小将使比较器输出从高翻转到低或从低翻转到高。此时，下单 元312到期望的3K欧姆的阻抗的校准完成。

一旦在下单元312上测量的输出端子328处的电压达到期望值 (REF1)，副本片201就与将被校准的下单元312连接。通过将下 单元312连接到副本上单元202来执行副本上单元202的校准。校准 逻辑304通过在318处闭合开关A、在316处闭合开关B以及在314 处闭合开关A并且在318处断开开关B、在316处断开开关A、断开 开关326以及在314处断开开关B来实现该配置。校准逻辑304选择 REF1作为来自多路复用器308的电压参考。电压REF1被馈送到比 较器306的正输入。校准逻辑304命令偏置发生器302锁定从下单元 312的校准配置的电压V_G的值。

在518处，将副本上单元202连接到下单元312。基于如上所述 的由校准逻辑304选择的开关配置，将副本下单元204和电流源310 从校准电路300移除。复制上单元202和下单元312是校准电路300 的一部分。一旦副本上单元202连接到下单元312，就在输出端子328处测量到电压电平。

在520处，比较器306将在输出端子328处检测到的电压电平与 第一参考电压值REF1进行比较。

在判定框522处，校准逻辑304确定比较器306的输出是否指示 输出端子328处的第二电压电平偏离第一参考电压值REF1。比较器 的输出提供给校准逻辑304。基于该结果，校准逻辑304控制由偏置 发生器302经由V_G1 208供给校准电路300的电压。

在524处，响应于确定比较器306的输出指示输出端子328处的 电压电平偏离第一参考电压值REFl，校准逻辑304将第二信号发送 到偏置发生器302，从而使偏置发生器302基于比较器306的第二输 出的符号来调整第二可调栅极电压V_G1，直到比较器306的更新的第 二电压电平指示输出端子处的更新的第二电压电平基本类似于第一 参考电压值REF1。

在526处，响应于确定比较器306的输出指示输出端子328处的 第一电压电平没有偏离第一参考电压值REFl，但基本类似于第一参 考电压值REFl，校准逻辑304在晶体管106的栅极和第二晶体管114 的栅极处施加作为晶体管驱动器电压的经调整的第二可调栅极电压 V_G1。

如先前在下单元312的校准期间所描述的，校准逻辑304基于从 比较器306接收的结果，控制偏置发生器302调整电压V_G1以改变 V_DDR。在此过程期间，电压V_G被维持在下单元312的校准的时间期 间所选择的值。在一些实施例中，当比较器306的输出为高时，意味 着副本上单元202的阻抗太大，并且校准逻辑将命令偏置发生器302 增加V_G1电压，以便增加V_DDR 210，从而减小副本上单元202的阻抗。 另一方面，如果比较器的输出为低电平，校准逻辑单元304将命令偏 置发生器302降低电压V_G1，以降低电压V_DDR 210。重复该过程，直 到在328处测量的电压REF1电压的可容许范围内。

应当注意，一旦输出端子328处的电压与REF1基本相似，根据 欧姆定律(V＝I×R)，则副本上单元202的阻抗为1K欧姆。校 准逻辑304切换校准电路300的配置，以将副本下单元204的阻抗校 准为1K欧姆。

继续进行到530，下单元204连接到恒定电流源310，同时校准 逻辑304发送控制信号以在318处闭合开关B，在316处闭合开关A， 闭合开关326以及在314处闭合开关B、并且在318处断开开关A， 在314处断开开关B、在316处断开开关A。校准逻辑304在多路复 用器308处选择REF2作为要馈入比较器306的正输入的参考电压。 参考电压从REF1交换到REF2，因为针对副本下单元204的期望阻 抗不同于针对下单元312的期望阻抗。根据校准电路300的这种配置， 副本上单元202和下单元312从电路中移除。副本下单元204连接到 电流源310。电流源310将固定量的电流馈入副本下单元204，以产 生在328处可以测量的在副本下单元204上的电压。

在532处，比较器306将在输出端子328处测量的电压与从多路 复用器308接收的REF2参考电压进行比较。校准逻辑304改变多路 复用器308的选择位值，以选择REF2而不是REF1。比较的输出被 馈送到校准逻辑304。

在534处，校准逻辑304确定比较器的输出是否指示输出端子328 处的电压电平偏离第二参考电压值REF2。

在536处，响应于确定比较器的输出指示输出端子328处的电压 电平偏离第二参考电压值REF2，校准逻辑304将信号发送到偏置发 生器302，从而使得偏置发生器302基于比较器的输出的符号来调整 第一可调栅极电压V_G，直到比较器306的更新的输出指示输出端子 328处的更新的电压电平基本上类似于第二参考电压值REF2。校准 逻辑被配置为命令偏置发生器302修改V_G的值，直到在输出端子328 处的测量的电压基本类似于REF2电压，同时保持V_G1的值固定为先 前确定的值。在一些实施例中，当比较器的输出为高时，副本下单元 204的阻抗太低，并且校准逻辑304将命令偏置发生器302降低电压 V_G电压，以便增加副本下单元204的阻抗。类似地，如果比较器的 输出为低，则校准逻辑304将命令偏置发生器302增加电压V_G。当 下单元阻抗调整到期望的范围时，副本片的校准完成。

在538处，响应于确定比较器的输出指示输出端子328处的电压 电平没有偏离第二参考电压值REF2，校准过程完成。在将下单元312、 副本上单元202的副本和副本下单元204的副本的阻抗调整为期望值 之后，校准过程完成。校准的V_DDR和V_G将分别被施加到电压模式发 射机驱动器100的晶体管106、114和116的栅极电压。

图6图示了根据本文所述的一个实施例的低功率发射机的系统 图。如图6所示，数字信号将经由低功率物理层发射机604从一个集 成芯片(片上系统602)被发射到另一集成芯片(片上系统620)。 具体地，如图6所示，将80位数据从SOC 602发射到发射机604， 以发射到SOC 620。

发射机604包括发射机数据多路复用器606、发射机驱动器608、 校准逻辑610、偏置发生器612和副本驱动器单元614。校准逻辑610 被配置为经由偏置发生器612驱动该副本驱动器单元614到期望阻 抗。具体地，校准逻辑610调整施加到副本驱动器的第一栅极电压 (VG1)和第二栅极电压(VG)。一旦副本驱动器单元614的阻抗 达到期望阻抗(例如1k欧姆)，则偏置发生器将经校准的第一栅极 电压VG1和经校准的第二栅极电压VG施加至发射机驱动器608(例 如，低功率电压模式发射机驱动器100)。

如以上参考图5A至图5C所讨论的，校准逻辑610控制偏置发生 器612将第一栅极电压VG1和第二栅极电压VG分别设置为经校准 的第一栅极电压和经校准的第二栅极电压。一旦将经校准的第一栅极 电压VG1和经校准的第二栅极电压VG施加到发射机驱动器608(例 如，第一栅极电压VG1被施加到每个驱动器片的上单元102的第一 晶体管106以及施加到下单元104的第二晶体管114，并且第二栅极 电压VG被施加到下单元104的第三晶体管116，如图1所示)，上 单元102和下单元104的阻抗匹配。

在常规的发射机设计中，由于上单元102和下单元104的阻抗不 连续，因此在从发射机604到SOC 620的传输期间产生反射。但是， 本文所述的发射机设计在发射机驱动器608处提供了匹配的阻抗。因 此，当将要发射的高速数字信号转换为低摆幅模拟高速信号时，不会 产生反射，从而提高了整个系统性能。在将发射的低摆幅模拟高速信 号发送到SOC 620之前，发射的低摆幅模拟高速信号在接收器618 的物理层处被接收。

尽管在附图中以特定顺序描绘了操作，但是这不应解释为要求以 所示的特定顺序或以连续的顺序执行这样的操作，或者执行所有示出 的操作以实现期望的结果。

已经根据特定方面描述了本说明书的主题，但是其他方面可以被 实现并且在所附权利要求的范围内。例如，权利要求中记载的动作可 以以不同的顺序执行并且仍然实现期望的结果。作为一个示例，图4 至图6中描绘的过程不一定需要所示的特定顺序或连续顺序来获得期 望的结果。在某些实现中，多任务和并行处理可能是有利的。其他变 型在所附权利要求的范围内。