阅读说明：本技术 一次性可编程存储器单元及其存储器和存储器系统 (One-time programmable memory unit, memory thereof and memory system ) 是由 河旻烈 于 2019-11-14 设计创作，主要内容包括：可以提供一种一次性可编程(OTP)存储器单元以及包括OTP存储器单元的OTP存储器和存储器系统。该OTP存储器单元包括串联连接在处于浮置状态的第一节点和第二节点之间的主OTP单元晶体管、冗余OTP单元晶体管和存取晶体管。OTP存储器单元被配置为在编程操作期间,将编程电压施加到主OTP单元晶体管和冗余OTP单元晶体管的栅极,以及将低于该编程电压的编程存取电压施加到存取晶体管的栅极。(A one-time programmable (OTP) memory cell and an OTP memory and memory system including the OTP memory cell may be provided. The OTP memory cell includes a main OTP cell transistor, a redundant OTP cell transistor, and an access transistor connected in series between a first node and a second node in a floating state. The OTP memory cell is configured to apply a program voltage to gates of the main and redundant OTP cell transistors and a program access voltage lower than the program voltage to a gate of the access transistor during a program operation.)

一次性可编程存储器单元及其存储器和存储器系统

相关申请的交叉引用

根据35U.S.C.§119，本申请要求于2019年1月4日向韩国知识产权局(KIPO)提交的第10-2019-0001009号韩国专利申请的优先权，该申请的公开内容通过引用整体并入本文。

技术领域

示例实施例涉及一次性可编程(one-time programmable，OTP)存储器单元、具有OTP存储器单元的OTP存储器和存储器系统，和/或操作它们的方法。

背景技术

一次性可编程(OTP)存储器可以体现为独立的器件或者被包括在另一个器件(例如，半导体存储器器件或者系统器件(片上系统(system-on-chip，SOC)))中。OTP存储器可以用于提供修复信息，以控制使用冗余单元来替换半导体存储器器件的缺陷单元，用于启用或禁用半导体存储器器件或系统器件的一部分，或者用于调整电路的电容值或电阻值。

发明内容

本发明构思的一些示例实施例旨在提供具有减小的面积的一次性可编程(OTP)存储器单元、和包括OTP存储器单元的OTP存储器和存储器系统，和/或操作它们的方法。

本发明构思的示例实施例的方面不限于此，以及本领域普通技术人员将从以下描述中清楚地理解本文未提及的其他方面。

根据本发明构思的示例实施例，一次性可编程(OTP)存储器单元可以包括串联连接在第一节点和第二节点之间的主OTP单元晶体管、冗余OTP单元晶体管和存取晶体管，第一节点处于浮置状态(floating state)。OTP存储器单元可以被配置为在编程操作期间，将编程电压施加到主OTP单元晶体管的第一栅极和冗余OTP单元晶体管的第二栅极，以及将编程存取电压施加到存取晶体管的第三栅极，其中，编程存取电压低于编程电压。

根据本发明构思的示例实施例，一次性可编程(OTP)存储器可以包括：OTP存储器单元阵列，包括连接在多条第一行线、多条第二行线、多条选择线和多条位线之间的多个OTP存储器单元；行解码器，配置为解码行地址以生成多个字线选择信号；以及行驱动器，配置为响应于多个字线选择信号来驱动多条第一行线、多条第二行线和多条选择线。OTP存储器单元中的每一个可以包括串联连接在处于浮置状态的节点和多条位线当中的相应位线之间的主OTP单元晶体管、冗余OTP单元晶体管和存取晶体管。主OTP单元晶体管包括连接到多条第一行线当中的相应第一行线的第一栅极，冗余OTP单元晶体管包括连接到多条第二行线当中的相应第二行线的第二栅极，以及存取晶体管包括连接到多条选择线当中的相应选择线的第三栅极。行驱动器可以被配置为响应于多个字线选择信号，分别从多条第一行线、多条第二行线和多条选择线当中选择第一行线、第二行线和选择线，以及在编程操作中，将编程电压施加到所选择的第一行线和所选择的第二行线，将编程存取电压施加到所选择的选择线，其中，编程存取电压低于编程电压。

根据本发明构思的示例实施例，存储器系统可以包括：控制器，配置为发送编程命令或读取命令、地址信号和输入数据以及接收输出数据；和一次性可编程(OTP)存储器，配置为接收编程命令或读取命令之一、地址信号和输入数据以及发送输出数据。该OTP存储器可以包括：OTP存储器单元阵列，包括连接在多条第一行线、多条第二行线、多条选择线和多条位线之间的多个OTP存储器单元；行解码器，配置为解码被包括在地址信号中的行地址以生成多个字线选择信号；以及行驱动器，配置为响应于多个字线选择信号，驱动多条第一行线、多条第二行线和多条选择线。OTP存储器单元中的每一个可以包括串联连接在处于浮置状态的节点和多条位线当中的相应位线之间的主OTP单元晶体管、冗余OTP单元晶体管和存取晶体管，主OTP单元晶体管包括连接到多条第一行线当中的相应第一行线的第一栅极，冗余OTP单元晶体管包括连接到多条第二行线当中的相应第二行线的第二栅极，以及存取晶体管包括连接到多条选择线当中的相应选择线的第三栅极。在编程操作中，行驱动器被配置为响应于多个字线选择信号，分别从多条第一行线、多条第二行线和多条选择线当中选择第一行线、第二行线和选择线，以及响应于编程命令，将编程电压施加到所选择的第一行线和所选择的第二行线，将编程存取电压施加到所选择的选择线，其中，编程存取电压低于编程电压。

附图说明

结合附图，从以下简要描述中将更清楚地理解示例实施例。附图代表本文描述的非限制性示例实施例。

图1是示出根据示例实施例的OTP存储器单元1的结构的图。

图2A示出了根据示例实施例的未编程的OTP存储器单元的建模配置，而图2B示出了根据示例实施例的已编程的OTP存储器单元的建模配置。

图3A示出了根据示例实施例的未编程的OTP存储器单元的建模配置，

图3B示出了根据示例实施例的具有已编程的主OTP单元的OTP存储器单元的建模配置，以及图3C示出了根据示例实施例的具有已编程的冗余OTP单元的OTP存储器单元的建模配置。

图4是示出根据示例实施例的OTP存储器100的结构的框图。

图5是示出根据示例实施例的OTP存储器的I/O选通电路的结构的图。

图6是示出根据示例实施例的OTP存储器的编程操作的操作时序图。

图7是示出根据示例实施例的OTP存储器的读取操作的操作时序图。

图8是示出根据示例实施例的OTP存储器200的结构的框图。

图9是示出根据示例实施例的OTP存储器的I/O选通电路18’的结构的图。

图10是示出根据示例实施例的OTP存储器的编程操作的操作时序图。

图11是根据示例实施例的存储器系统1000的框图。

应该注意的是，这些附图意图示出在某些示例实施例中使用的方法、结构和/或材料的一些一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能没有精确地反映任何给定示例实施例的精确结构或性能特性，并且不应该被解释为定义或限制本文公开的示例实施例所包含的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和位置可以减小或放大。在不同附图中使用相似或相同的参考标号意图指示相似或相同的元件或特征的存在。

具体实施方式

在下文中，将参考附图描述根据本发明构思的一些示例实施例的一次性可编程(OTP)存储器单元、OTP存储器和包括OTP存储器的存储器系统，和/或操作OTP存储器的方法。

应该理解，尽管术语第一、第二、第三等在本文中可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另外的区域、层或部分。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。

虽然在示例实施例的描述中使用了术语“相同”或“一致”，但是应该理解，可能存在一些不精确。因此，当一个元件被称为与另一个元件相同时，应该理解，在期望的制造或操作公差范围(例如，±10％)内，元件或值与另一个元件相同。

当术语“大约”或“基本上”在本说明书中与数值结合使用时，其意图是相关的数值包括所述数值周围的制造或操作公差(例如，±10％)。此外，当词语“通常”和“基本上”与几何形状结合使用时，其意图是不要求几何形状的精度，但是形状的容忍度(latitude)在本公开的范围内。

图1是示出根据示例实施例的OTP存储器单元1的结构的图。该OTP存储器单元1可以包括串联连接在第一节点A和第二节点B之间的主OTP单元晶体管MC、冗余OTP单元晶体管RC和存取晶体管AT。主OTP单元晶体管MC和冗余OTP单元晶体管RC中的每一个可以是反熔丝，以及可以是N型金属氧化物半导体场效应晶体管(metal oxide semiconductor fieldeffect transistor，MOSFET)。存取晶体管AT可以是N型MOSFET。主OTP单元晶体管MC和冗余OTP单元晶体管RC中的每一个的栅极氧化物的厚度可以小于存取晶体管AT的栅极氧化物的厚度。

参考图1，第一行信号WP1可以被施加到主OTP单元晶体管MC的栅极，第二行信号WP2可以被施加到冗余OTP单元晶体管RC的栅极，以及字线选择信号WR可以被施加到存取晶体管AT的栅极。第一节点A可以处于浮置状态，以及第二节点B可以连接到位线。

图2A示出了根据示例实施例的未编程的OTP存储器单元的建模配置。图2B示出了根据示例实施例的已编程的OTP存储器单元的建模配置。

参考图2A，未编程的主OTP单元晶体管MC和未编程的冗余OTP单元晶体管RC中的每一个都可以等效于截止电阻器Roff。当未编程的主OTP单元晶体管MC和未编程的冗余OTP单元晶体管RC中的每一个都处于断开状态时，截止电阻器Roff可以是电阻器，并且可以具有相对高的电阻值。也就是说，未编程的OTP存储器单元可以具有并联连接截止电阻器Roff的配置。

未编程的主OTP单元晶体管MC和未编程的冗余OTP单元晶体管RC的每者可以具有未编程的数据(例如，“0”)。

参考图2B，在编程操作期间，编程电压(例如，大约5V或更高的高电压(highvoltage，HV))可以被施加为第一行信号WP1和第二行信号WP2，低于编程电压的编程存取电压(VDDIO，例如，大约3V)可以被施加为字线选择信号WR，节点A可以处于浮置状态F，以及低于编程存取电压的编程允许电压(VSS，例如，大约0V)可以被施加至节点B。在这种情况下，存取晶体管AT可以导通，以及主OTP单元晶体管MC和冗余OTP单元晶体管RC中的每一个晶体管的栅极和漏极之间的电压差可以相对较大。因此，主OTP单元晶体管MC和冗余OTP单元晶体管RC中的每一个晶体管的栅极氧化物可能击穿，以及主OTP单元晶体管MC和冗余OTP单元晶体管RC中的每一个晶体管可以等效于导通电阻器Ron。该导通电阻器Ron是当主OTP单元晶体管MC和冗余OTP单元晶体管RC击穿时的电阻器，并且可以具有相对较低的电阻值。导通电阻器Ron可以远低于截止电阻器Roff。也就是说，已编程的OTP存储器单元可以具有并联连接导通电阻器Ron的配置。

如上所述，通过对其执行一次编程操作，已编程的主OTP单元晶体管MC和已编程的冗余OTP单元晶体管RC中的每者可以具有已编程的数据(例如，“1”)。

参考图2A和图2B，下面将描述OTP存储器单元的读取操作。

在读取操作中，可以低于高电压HV和编程存取电压VDDIO并且高于编程允许电压VSS的读取电压RV(例如，大约2V)可以被施加为第一行信号WP1和第二行信号WP2，可以低于读取电压RV并且高于编程允许电压VSS的读取存取电压VDD(例如，大约1.5V)可以被施加为字线选择信号WR，节点A可以处于浮置状态F，以及与编程允许电压VSS相同的读取允许电压VSS(例如，0V)可以被施加至节点B。在这种情况下，存取晶体管AT可以导通，以及因此截止电流Icell_off(其可以基本为零)可以经由并联连接的截止电阻器Roff流到节点B，如图2A所示，并且导通电流Icell_on可以经由并联连接的导通电阻器Ron流到节点B，如图2B所示。截止电流Icell_off可能远小于导通电流Icell_on。虽然未示出，但是截止电流Icell_off可以被感测和放大以输出未编程的数据(例如，“0”)，导通电流Icell_on可以被感测和放大以输出已编程的数据(例如，“1”)。

可以通过执行一次上面参考图2A和图2B描述的编程操作来同时编程主OTP单元晶体管MC和冗余OTP单元晶体管RC。

作为示例，编程操作可以被分成顺序执行的第一编程操作和第二编程操作。

图3A示出了根据示例实施例的未编程的OTP存储器单元的建模配置。图3B示出了根据示例实施例的具有已编程的主OTP单元的OTP存储器单元的建模配置。图3C示出了根据示例实施例的具有已编程的冗余OTP单元的OTP存储器单元的建模配置。

图3A的未编程OTP存储器单元可以具有与图2A相同的配置。

参考图3B，在第一编程操作(例如，主OTP单元编程操作)期间，编程电压HV可以被施加为第一行信号WP1，编程存取电压VDDIO可以被施加为第二行信号WP2和字线选择信号WR，节点A可以处于浮置状态F，以及编程允许电压VSS可以被施加到节点B。在这种情况下，存取晶体管AT可以导通，并且主OTP单元晶体管MC的栅极和漏极之间的电压差可以相对较大。因此，主OTP单元晶体管MC的栅极氧化物可能击穿，主OTP单元晶体管MC可以变成导通电阻器Ron，并且冗余OTP单元晶体管RC可以变成截止电阻器Roff。

参考图3C，在执行第一编程操作之后，在第二编程操作(例如，冗余OTP单元编程操作)期间，编程电压HV可以被施加为第二行信号WP2，编程存取电压VDDIO可以被施加为字线选择信号WR和第一行信号WP1，以及节点A可以处于浮置状态F，并且编程允许电压VSS可以被施加到节点B。在这种情况下，存取晶体管AT可以导通，并且冗余OTP单元晶体管RC的栅极和漏极之间的电压差可以相对较大。因此，冗余OTP单元晶体管RC的栅极氧化物可能击穿，并且冗余OTP单元晶体管RC可以变成导通电阻器Ron。

如上所述，通过顺序地执行第一编程操作和第二编程操作(例如，通过执行两次编程操作)，主OTP单元晶体管MC和冗余OTP单元晶体管RC的每者可以被编程为具有已编程的数据(例如，“1”)。

通过参考上面参考图2A和图2B描述的读取操作，将容易地理解图3A中示出的未编程的OTP存储器单元的读取操作和图3C中示出的已编程的OTP存储器单元的读取操作。

在根据上述示例实施例的OTP存储器单元中，主OTP单元晶体管MC和冗余OTP单元晶体管RC不是彼此分离，而是串联连接，因此可以不需要为主OTP单元晶体管MC和冗余OTP单元晶体管RC的每者提供存取晶体管。因此，OTP存储器单元可以具有相对简单的结构并且相对容易控制。

图4是示出根据示例实施例的OTP存储器100的结构的框图。OTP存储器100可以包括行解码器(可选地，行解码器电路系统)10、行线驱动器(可选地，行线驱动器电路系统)12、控制器14、OTP存储器单元阵列16、输入/输出(I/O)选通电路(或电路系统)18、列解码器20和写入/读取电路(或电路系统)22。行线驱动器12可以包括第一行线驱动器(可选地，第一行线驱动器电路系统)12-2、第二行线驱动器(可选地，第二行线驱动器电路系统)12-4和选择线驱动器(可选地，选择线驱动器电路系统)12-6。

下面将描述图4所示的块的功能。

行解码器10可以通过解码行地址RA来生成m个字线选择信号wl。

第一行线驱动器12-2可以响应于编程命令信号pgm或读取命令信号rd和字线选择信号wl来驱动第一行线WP11至WPm1。第一行线驱动器12-2可以向响应于编程命令信号pgm和字线选择信号wl而选择的至少一条第一行线施加编程电压HV，并且向未选择的第一行线施加低于编程存取电压VDDIO的非存取编程电压(例如，VDD)。第一行线驱动器12-2可以向响应于读取命令信号rd和字线选择信号wl而选择的至少一条第一行线施加读取电压RV，并且向未选择的第一行线施加非存取读取电压(例如，VSS)。

第二行线驱动器12-4可以响应于编程命令信号pgm或读取命令信号rd和字线选择信号wl来驱动第二行线WP12至WPm2。第二行线驱动器12-4可以向响应于编程命令信号pgm和字线选择信号wl而选择的至少一条第二行线施加编程电压HV，并且向未选择的第二行线施加编程非存取电压(例如，VDD)。第二行线驱动器12-4可以向响应于读取命令信号rd和字线选择信号wl而选择的至少一条第二行线施加读取电压RV，并且向未选择的第二行线施加低于读取电压RV的读取非存取电压(例如，VSS)。

选择线驱动器12-6可以响应于编程命令信号pgm或读取命令信号rd和字线选择信号wl来驱动选择线WR1至WRm。选择线驱动器12-6可以向响应于编程命令信号pgm和字线选择信号wl而选择的至少一条选择线施加编程存取电压VDDIO，并且向未选择的选择线施加编程非存取电压(例如，VSS)。选择线驱动器12-6可以向响应于读取命令信号rd和字线选择信号wl而选择的至少一条选择线施加读取存取电压VDD，并且向未选择的选择线施加读取非存取电压(例如，VSS)。

控制器14可以从外部接收地址信号ADD，并生成行地址RA和列地址CA。此外，控制器14可以从外部接收编程命令PGM和读取命令RD，并且生成编程命令信号pgm和读取命令信号rd。

OTP存储器单元阵列16可以包括n个OTP存储器块BLK1至BLKn。该n个OTP存储器块BLK1至BLKn中的每一个可以包括连接在m条第一行线WP11至WPm1、m条第二行线WP12至WPm2和m条选择线WR1至WRm之间的OTP存储器单元OC111至OC1mk、OC211至OC2mk(未示出)、…、以及OCn11至OCnmk(未示出)，以及k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk。OTP存储器单元中的每一个可以具有与上面参考图1至图3描述的相同的结构以及执行与上面参考图1至图3描述的相同的操作。

I/O选通电路18可以基于k位输入数据din、响应于编程命令信号pgm和k位输入数据din，向由n个列选择信号csl选择的k条位线施加编程允许电压，或者可以向未选择的位线施加编程禁止电压。响应于读取命令信号rd，I/O选通电路18可以发送经由通过列选择信号csl选择的k条位线输出的k个电流IC。在这种情况下，读取允许电压可以被施加到所选择的k条位线。例如，编程允许电压和读取允许电压中的每者可以是VSS，并且编程禁止电压可以是VDDIO。

列解码器20可以通过解码列地址CA来生成n个列选择信号csl。在示例实施例中，n个存储器块BLK1至BLKn中的每一个的k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk可以由n个列选择信号csl选择。

写入/读取电路22可以接收从外部施加的k位输入数据DIN，并且响应于编程命令信号pgm将k位输入数据DIN输出到I/O选通电路18，响应于读取命令信号rd接收从I/O选通电路18输出的k个电流IC，放大该k个电流IC，并且将k位输出数据DOUT输出到外部。

图5是示出根据示例实施例的OTP存储器的I/O选通电路的结构的图。该I/O选通电路18可以包括n个I/O选通电路BLC1至BLCn。

参考图5，n个I/O选通电路BLC1至BLCn中的每一个可以包括编程选通电路18-1和读取选通电路18-2。编程选通电路18-1可以包括编程门PSG、第一逻辑门G1、第二逻辑门G2以及第一和第二NMOS晶体管N1和N2。读取选通电路18-2可以包括读取门RSG和第三逻辑门G3。编程门PSG可以包括k个第三NMOS晶体管N31至N3k。读取门RSG可以包括k个第四NMOS晶体管N41至N4k。

下面将描述图5所示组件的功能。

第一逻辑门G1可以通过组合编程命令信号pgm和相应的列选择信号csl1、csl2、…、或csln，例如，对其执行与(AND)运算，来生成第一控制信号c1。

第一NMOS晶体管N1可以导通，并且响应于第一控制信号c1将编程允许电压VSS发送到第一节点n1。

第二逻辑门G2可以通过组合编程命令信号pgm和相应的反相列选择信号csl1b、csl2b、…、或cslnb来生成第二控制信号c2。相应的反相列选择信号csl1b、csl2b、…、或cslnb可以是通过反相相应的列选择信号csl1、csl2、…、或csln而获得的信号。

第二NMOS晶体管N2可以导通，并且响应于第二控制信号c2将编程禁止电压VDDIO发送到相应的k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk。

k个第三NMOS晶体管N31至N3k中的每一个可以连接在相应的k条位线BL11至BL1k、BL21至BL2k或BLn1至BLnk中的每一条和第一节点n1之间，并且可以响应于k位输入数据din1至dink当中的相应位输入数据而导通。当k个第三NMOS晶体管N31至N3k导通时，编程允许电压VSS可以被发送到相应的k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk。

在编程操作期间，响应于k位输入数据din1至dink和第一控制信号c1，n个I/O选通电路BLC1至BLCn之一的编程选通电路18-1经由k个第三晶体管N31至N3k可以发送或可以不发送编程允许电压VSS。当编程允许电压VSS被发送时，编程操作可以在相应的OTP存储器单元上执行。相反，当编程允许电压VSS没有被发送时，编程操作可以不在相应的OTP存储器单元上执行。当在另外的OTP存储器块上执行编程操作时，与其上没有执行编程操作的OTP存储器块相对应的(n-1)个位线控制电路中的每一个的编程选通电路18-1可以响应于第二控制信号c2将编程禁止电压VDDIO施加到相应的k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk。

第三逻辑门G3可以通过组合读取命令信号rd和相应的列选择信号csl1、csl2、…、或csln(例如，通过对其执行与(AND)运算)来生成第三控制信号c3。

响应于第三控制信号c3，k个第四NMOS晶体管N41至N4k可以导通，并且分别发送流经相应的k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk的k个电流IC1至ICk。

在读取操作期间，响应于第三控制信号c3，n个I/O选通电路BLC1至BLCn中的每一个的读取选通电路18-2可以发送流经相应的k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk的k个电流IC1至ICk。

虽然未示出，但是在读取操作期间，可以将读取允许电压(例如，VSS)施加到相应的k条位线BL11至BL1k、BL21至BL2k、…、或BLn1至BLnk。在读取操作期间，n个I/O选通电路BLC1至BLCn中的一个的读取选通电路18-2可以分别生成流经k个第四NMOS晶体管N41至N4k的k个电流IC1至ICk。写入/读取电路22的感测放大器(未示出)可以通过感测和放大k个电流IC1至ICk来生成k位输出数据DOUT。

图6是示出根据示例实施例的OTP存储器的编程操作的操作时序图。

下面将参考图4至图6描述OTP存储器的编程操作。

第一行线驱动器12-2可以向第一行线WP11施加编程电压HV，以及向未选择的第一行线WP21至WPm1施加编程非存取电压VDD。第二行线驱动器12-4可以向第二行线WP12施加编程电压HV，向未选择的第二行线WP22至WPm2施加编程非存取电压VDD。选择线驱动器12-6可以向选择线WR1施加编程存取电压VDDIO，以及向未选择的选择线WR2至WRm施加编程非存取电压VSS。在这种情况下，可以选择连接到第一行线WP11、第二行线WP12和选择线WR1的OTP存储器单元阵列16的OTP存储器单元OC111、…、OC11k、…。

I/O选通电路BLC1的第一逻辑门G1可以响应于编程命令信号pgm和列选择信号csl1生成处于逻辑“高”电平的第一控制信号c1。I/O选通电路BLC1的第一NMOS晶体管N1可以导通，并且将编程允许电压VSS发送到第一节点n1。I/O选通电路BLC2至BLCn的第二逻辑门G2可以生成处于逻辑“高”电平的第二控制信号c2。I/O选通电路BLC2至BLCn的第二NMOS晶体管N2可以导通，并且将编程禁止电压VDDIO发送至第二节点n2。因此，编程允许电压VSS可以被施加到所选择的位线BL11至BL1k，并且编程禁止电压VDDIO可以被施加到未选择的位线BL21至BL2k，…，BLn1至BLnk。

在这种情况下，当k位输入数据din1至dink为“110…01”时，第三NMOS晶体管N31至N3k当中的三个第三NMOS晶体管N31、N32和N3k可以导通，以及因此可以对OTP存储器单元OC111、OC112(未示出)和OC11k进行编程，而不对其他OTP存储器单元进行编程。

图7是示出根据示例实施例的OTP存储器的读取操作的操作时序图。

下面将参考图4、图5和图7描述OTP存储器的读取操作。

第一行线驱动器12-2可以向第一行线WP11施加读取电压RV，以及向未选择的第一行线WP21至WPm1施加读取非存取电压VSS。第二行线驱动器12-4可以向第二行线WP12施加读取电压RV，以及向未选择的第二行线WP22至WPm2施加读取非存取电压VSS。选择线驱动器12-6可以向选择线WR1施加读取存取电压VDD，以及向未选择的选择线WR2至WRm施加读取非存取电压VSS。在这种情况下，可以选择连接到第一行线WP11、第二行线WP12和选择线WR1的OTP存储器单元阵列16的OTP存储器单元OC111、…、OC11k、…。

在I/O选通电路BLC1中，当第三控制信号c3处于逻辑“高”电平时，第四NMOS晶体管N41至N4k可以导通。因此，k个电流IC1至ICk可以经由k条位线BL11至BL1k从所选择的OTP存储器单元OC111、OC112(未示出)、…、OC11k流经第四NMOS晶体管N41至N4k。例如，当所选择的OTP存储器单元OC111、OC112、…、OC11k中被编程的k位数据是“110…01”时，分别流经所选择的OTP存储器单元OC111、OC112(未示出)、…、OC11k当中的三个已编程的OTP存储器单元OC111、OC112(未示出)和OC11k的三个电流IC1、IC2和ICk可以高于流经其余未编程的OTP存储器单元的电流。尽管未示出，但是k位输出数据DOUT可以通过写入/读取电路22的感测放大器感测和放大k个电流IC1至ICk来生成。

图8是示出根据示例实施例的OTP存储器200的结构的框图。图4中示出的OTP存储器100的行线驱动器12、控制器14、I/O选通电路18和写入/读取电路22在图8中分别被OTP存储器200的行线驱动器12’、控制器14’、I/O选通电路18’和写入/读取电路22’代替。行线驱动器12’可以包括第一行线驱动器12-2’、第二行线驱动器12-4’和选择线驱动器12-6’。

下面将描述图8所示的代替图4中的块的块的功能。

第一行线驱动器12-2’可以响应于第一编程命令信号pgm1、第二编程命令信号pgm2或读取命令信号rd以及响应于字线选择信号wl来驱动第一行线WP11至WPm1。第一行线驱动器12-2’可以向响应于第一编程命令信号pgm1和字线选择信号wl而选择的至少一条第一行线施加编程电压HV，使得响应于第二编程命令信号pgm2选择至少一条第一行线处于浮置状态，并且向未选择的第一行线施加编程非存取电压VDD。第一行线驱动器12-2’可以向响应于读取命令信号rd和字线选择信号wl而选择的至少一条第一行线施加读取电压RV，并且向未选择的第一行线施加读取非存取电压VSS。

第二行线驱动器12-4’可以响应于第一编程命令信号pgm1、第二编程命令信号pgm2或读取命令信号rd以及响应于字线选择信号wl来驱动第二行线WP12至WPm2。第二行线驱动器12-4’可以向响应于第一编程命令信号pgm1和字线选择信号wl而选择的至少一条第二行线施加编程存取电压VDDIO，向未选择的第二行线施加编程非存取电压VDD，向响应于第二编程命令信号pgm2和字线选择信号wl而选择的至少一条第二行线施加编程电压HV，并且向未选择的第二行线施加编程非存取电压VDD。第二行线驱动器12-4’可以向响应于读取命令信号rd和字线选择信号wl而选择的至少一条第二行线施加读取电压RV，并向未选择的第二行线施加读取非存取电压VSS。

选择线驱动器12-6’可以响应于第一编程命令信号pgm1、第二编程命令信号pgm2或读取命令信号rd以及响应于字线选择信号wl来驱动选择线WR1至WRm。选择线驱动器12-6’可以向响应于第一编程命令信号pgm1或第二编程命令信号pgm2以及响应于字线选择信号wl而选择的至少一条选择线施加编程存取电压VDDIO，并向未选择的选择线施加编程非存取电压VSS。选择线驱动器12-6’可以向响应于读取命令信号rd和字线选择信号wl而选择的至少一条选择线施加读取存取电压VDD，并且向未选择的选择线施加读取非存取电压VSS。

控制器14’可以从外部接收地址信号ADD，并生成行地址RA和列地址CA。此外，控制器14’可以从外部接收编程命令PGM，并且顺序地生成第一编程命令信号pgm1和第二编程命令信号pgm2，以及可以接收读取命令RD，并生成读取命令信号rd。不同于图8中所示的，控制器14’可以从外部接收第一编程命令PGM1和第二编程命令PGM2，并生成第一编程命令信号pgm1和第二编程命令信号pgm2。

响应于第一编程命令信号pgm1或第二编程命令信号pgm2和k位输入数据DIN，I/O选通电路18’可以向基于k位输入数据DIN由n个列选择信号cs1选择的k条位线施加编程允许电压VSS，或者可以向未选择的位线施加编程禁止电压VDDIO。I/O选通电路18’可以响应于读取命令信号rd而发送流经由列选择信号cs1选择的k条位线的电流IC。在这种情况下，可以将读取允许电压施加到所选择的k条位线。例如，编程允许电压和读取允许电压中的每者可以是VSS，而编程禁止电压可以是VDDIO。

写入/读取电路22’可以响应于第一编程命令信号pgm1或第二编程命令信号pgm2接收从外部施加的k位输入数据DIN，将k位输入数据DIN输出到I/O选通电路18’，响应于读取命令信号rd感测并放大从I/O选通电路18’输出的k个电流IC，并将k位输出数据DOUT输出到外部。

图9是示出根据示例实施例的OTP存储器的I/O选通电路18’的结构的图。I/O选通电路18’可以包括n个I/O选通电路BLC1’至BLCn’。在n个I/O选通电路BLC1’至BLCn’中的每一个的编程选通电路18-1’中，图5所示的n个I/O选通电路BLC1至BLCn中包括的第一逻辑门G1和第二逻辑门G2可以用第一逻辑门G1’和第二逻辑门G2’代替。

下面将描述图9所示的代替图5中的块的块的功能。

第一逻辑门G1’可以通过组合第一编程命令信号pgm1或第二编程命令信号pgm2以及相应的列选择信号csl1、csl2、…、或csln(例如，通过对其执行与(AND)运算)来生成第一控制信号c1。

第二逻辑门G2’可以通过组合第一编程命令信号pgm1或第二编程命令信号pgm2和相应的反相列选择信号csl1b、csl2b、…、或cslnb来生成第二控制信号c2。

图10是示出根据示例实施例的OTP存储器的编程操作的操作时序图。

在第一编程操作期间(例如，在第一时段T1期间)，第一行线驱动器12-2’可以将编程电压HV施加到第一行线WP11，并将编程非存取电压VDD施加到未选择的第一行线WP21至WPm1。第二行线驱动器12-4’可以将编程存取电压VDDIO施加到第二行线WP12，并将编程非存取电压VDD施加到未选择的第二行线WP22至WPm2。选择线驱动器12-6’可以将编程存取电压VDDIO施加到选择线WR1，并将编程非存取电压VSS施加到未选择的选择线WR2至WRm。在这种情况下，可以选择连接到第一行线WP11、第二行线WP12和选择线WR1的OTP存储器单元阵列16的OTP存储器单元OC111、…、OC11k、…。

响应于第一编程命令信号pgm1和列选择信号csl1，I/O选通电路BLC1’的第一逻辑门G1’可以生成处于逻辑“高”电平的第一控制信号c1。I/O选通电路BLC1’的第一NMOS晶体管N1可以导通，并将编程允许电压VSS发送到第一节点n1。I/O选通电路BLC2’至BLCn’的第二逻辑门G2’可以生成处于逻辑“高”电平的第二控制信号c2。I/O选通电路BLC2’至BLCn’的第二NMOS晶体管N2可以导通，并将编程禁止电压VDDIO发送到第二节点n2。因此，编程允许电压VSS可以被施加到所选择的位线BL11至BL1k，并且编程禁止电压VDDIO可以被施加到未选择的位线BL21至BL2k，…，BLn1至BLnk。

在这种情况下，当k位输入数据din1至dink为“110…01”时，第三NMOS晶体管N31至N3k当中的三个第三NMOS晶体管N31、N32和N3k可以导通，并因此可以对OTP存储器单元OC111、OC112(未示出)和OC11k的主OTP单元晶体管MC进行编程，并且可以不对其余OTP存储器单元的主OTP单元晶体管MC进行编程。此外，可以不对OTP存储器单元OC111至OC11k的冗余OTP单元晶体管RC进行编程。

在第二编程操作期间(例如，在第二时段T2期间)，第一行线驱动器12-2’可以使得第一行线WP11处于浮置状态，并将编程非存取电压VDD施加到未选择的第一行线WP21至WPm1。第二行线驱动器12-4’可以将编程电压HV施加到第二行线WP12，并将编程非存取电压VDD施加到未选择的第二行线WP22至WPm2。选择线驱动器12-6可以将编程存取电压VDDIO施加到选择线WR1，并将编程非存取电压VSS施加到未选择的选择线WR2至WRm。在这种情况下，可以选择连接到第一行线WP11、第二行线WP12和选择线WR1的OTP存储器单元阵列16的OTP存储器单元OC111、…、OC11k、…。

响应于第二编程命令信号pgm2和列选择信号csl1，I/O选通电路BLC1’的第一逻辑门G1’可以生成处于逻辑“高”电平的第一控制信号c1。I/O选通电路BLC1’的第一NMOS晶体管N1可以导通，并且将编程允许电压VSS发送到第一节点n1。I/O选通电路BLC2’至BLCn’的第二逻辑门G2’可以生成处于逻辑“高”电平的第二控制信号c2。I/O选通电路BLC2’至BLCn’的第二NMOS晶体管N2可以导通，并将编程禁止电压VDDIO发送到第二节点n2。因此，编程允许电压VSS可以被施加到所选择的位线BL11至BL1k，并且编程禁止电压VDDIO可以被施加到未选择的位线BL21至BL2k，…，BLn1至BLnk。

在这种情况下，当k位输入数据din1至dink为“110…01”时，第三NMOS晶体管N31至N3k当中的三个第三NMOS晶体管N31、N32和N3k可以导通，并因此可以对OTP存储器单元OC111、OC112(未示出)和OC11k的冗余OTP单元晶体管RC进行编程，并且可以不对其余OTP存储器单元的冗余OTP单元晶体管RC进行编程。

如上所述，可以通过顺序地执行第一编程操作和第二编程操作来顺序地对所选择的OTP存储器单元的主OTP单元晶体管MC和冗余OTP单元晶体管RC进行编程。

在这种情况下，可以如上面参考图7所述来执行所选择的OTP存储器单元的读取操作。

当编程操作(或第一编程操作和第二编程操作)和读取操作被执行时，根据上述示例实施例的OTP存储器100或200被配置为接收k位输入数据DIN并生成k位输出数据DOUT。然而，根据一些示例实施例，与附图中所示的不同，OTP存储器可以被配置为接收一条或多条k位输入数据DIN并生成一条或多条k位输出数据DOUT。

在根据上述示例实施例的OTP存储器100或200中，OTP存储器单元阵列16的OTP存储器单元的结构可以被简化，并且可以具有减小的芯片尺寸。此外，OTP存储器单元阵列16的主OTP单元晶体管MC和冗余OTP单元晶体管RC不需要分离控制(例如，两者都可以由相同的字线选择信号wl控制)，因此可以相对容易地控制，并且可以简化行线驱动器12或12’的结构以额外地减小芯片尺寸。

图11是根据示例实施例的存储器系统1000的框图。存储器系统1000可以包括处理器300和OTP存储器400。

下面将描述图11所示的块的功能。

处理器300可以发送编程命令PGM、读取命令RD、地址信号ADD和输入数据DIN，以及接收输出数据DOUT。处理器300可以连同编程命令PGM一起发送地址信号ADD和输入数据DIN，连同读取命令RD一起发送地址信号ADD，以及接收输出数据DOUT。

OTP存储器400可以接收编程命令PGM、读取命令RD、地址信号ADD和输入数据DIN，以及生成输出数据DOUT。OTP存储器400可以通过接收地址信号ADD和输入数据DIN连同编程命令PGM来执行编程操作，并且可以通过接收地址信号ADD连同读取命令RD来执行读取操作。OTP存储器400可以与上面参考图1和图10描述的OTP存储器基本相同。

控制器14或14’、处理器300和/或本文公开的各种电路系统可以包括处理电路系统，诸如包括逻辑电路的硬件、硬件/软件组合(诸如运行软件的处理器)或者其组合。例如，更具体地，该处理电路系统可以包括但不限于中央处理单元(central processing unit，CPU)、算术逻辑单元(arithmetic logic unit，ALU)、数字信号处理器、微型计算机、现场可编程门阵列(field programmable gate array，FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(application-specific integrated circuit，ASIC)等。

根据本发明构思的示例实施例，OTP存储器单元可以具有简单的结构并且易于控制。

根据本发明构思的一些示例实施例，由于OTP存储器单元阵列的OTP存储器单元的相对简单的结构，OTP存储器的芯片尺寸可以减小。此外，因为存储器单元阵列相对容易控制，以及因此行驱动器具有相对简单的结构，所以可以额外地减小OTP存储器的芯片尺寸。

虽然已经参考附图描述了本发明构思的一些示例实施例，但是本领域技术人员应当理解，在不脱离本发明构思的范围以及不改变其基本特征的情况下，可以进行各种修改。因此，上述示例实施例应该仅被认为是描述性的，而不是限制性的。