Otp存储器阵列和读写方法
阅读说明：本技术 Otp存储器阵列和读写方法 (OTP memory array and read-write method ) 是由 彭泽忠 毛军华 于 2021-10-20 设计创作，主要内容包括：OTP存储器阵列和读写方法,涉及集成电路技术,本发明的OTP阵列由M×N个OTP存储器组成,所述OTP存储器包括存储MOS管、第一MOS管、第二MOS管和检测MOS管,在检测MOS管的控制端和存储MOS管之间,设置有隔离模块,所述存储MOS管为NativeMOS管,M和N皆为大于1的整数；所述隔离模块由至少一个隔离MOS管构成,所述隔离MOS管为Native MOS管；阵列中,各存储MOS管的栅极连接到同一个存储控制点,各个隔离MOS管按照距离存储MOS管的距离值区分,相同距离值的隔离MOS管的栅极连接到同一个隔离控制点。本发明可以大大减少漏电流,提高编程效果。(The OTP array consists of M multiplied by N OTP memories, each OTP memory comprises a storage MOS tube, a first MOS tube, a second MOS tube and a detection MOS tube, an isolation module is arranged between the control end of the detection MOS tube and the storage MOS tube, the storage MOS tube is a native MOS tube, and M and N are integers more than 1; the isolation module is composed of at least one isolation MOS tube, and the isolation MOS tube is a Native MOS tube; in the array, the grid electrodes of all the storage MOS tubes are connected to the same storage control point, all the isolation MOS tubes are distinguished according to the distance values from the storage MOS tubes, and the grid electrodes of the isolation MOS tubes with the same distance values are connected to the same isolation control point. The invention can greatly reduce leakage current and improve programming effect.)
技术领域
本发明涉及集成电路技术和OTP存储器技术。
背景技术
图1~图4示出了4种先有技术，图1为XLPM存储单元原型，图2为带读隔离器件的XLPM存储单元，图3为带高压隔离器件的XLPM存储单元，图4为使用NativeMOS 栅电容的XLPM存储单元。
以图1所示的XLPM存储单元为基础，图2加入读隔离器件M1，可以隔离位于共同位线BL、BR上面存储单元之间的串扰。并且，由于此器件的隔离作用，不再需要进行全部单元的清零操作，只需要对所读的字线上的存储单元进行清零操作，减少了由此造成的功耗。
图3加入了一个Cascade结构的高压隔离器件，g点电压仅2V，极大减少了M0以及MOS管M2的漏电以及高压对二者的冲击。位线BL和字线WS的电压可以从2.5V降到1V。如此整个存储阵列的横向解码电路可以减少40%。
图4的电容CO采用Native MOS（0 Vt）的栅电容，栅电容消除编程后可能有读电压有一个Vt 压降损失的现象，从而可以将读电压电降低到0.5-0.6V。
综上所述，图1、图2、图4结构缺乏高压隔离器件，MOS管M0和MOS管M2在高压冲击下会有可靠性问题，并且带来较大的M0栅隧道漏电和M2GIDL漏电。
图1、图3、图4缺少读隔离器件，需要全局清零并带来大电流。
图1、图2、图3存在电容C0、MOS管M3、MOS管M4等造成Vt压降损失问题。
图1、图2、图3、图4结构，字线都需要面积较大的高压译码电路，而字线也需要面积较大的3V中等电压译码电路，同时字线要处理高-低双电压切换、位线要处理中-低双电压切换，由此带来的各种电压组合设计复杂度，验证覆盖度不够可能导致的漏电风险，以及众多的电平转换接口电路。
此外，图1、图2、图3、图4外围电路还存在中高压通路中由于使用厚栅氧器件 (Vt通常较高，>0.7V)，造成Vt压降损失较大、读电压过高问题。
发明内容
本发明所要解决的技术问题是，提供一种具有高寿命和高可靠性能的OTP存储器。
本发明解决所述技术问题采用的技术方案是，OTP存储器阵列，由M×N个OTP存储器组成，所述OTP存储器包括存储MOS管、第一MOS管、第二MOS管和检测MOS管，第一MOS管的一个电流连接端连接到检测MOS管的第一电流连接端，检测MOS管的控制端连接第二MOS管的一个电流连接点，检测MOS管的控制端还连接存储MOS管，在检测MOS管的控制端和存储MOS管之间，设置有隔离模块，所述存储MOS管为NativeMOS管，M和N皆为大于1的整数；
所述隔离模块由至少一个隔离MOS管构成，所述隔离MOS管为Native MOS管；
阵列中，各存储MOS管的栅极连接到同一个存储控制点，各个隔离MOS管按照距离存储MOS管的距离值区分，相同距离值的隔离MOS管的栅极连接到同一个隔离控制点。
所述隔离模块包括两个串联连接的隔离MOS管，与存储MOS管直接连接的隔离MOS管称为第一隔离MOS管，其栅极连接到第一隔离控制点；与第二MOS管连接的隔离MOS管称为第二隔离MOS管，其栅极连接到第二隔离控制点。
对所述OTP存储器阵列进行读取操作的方法包括下述步骤：
R1：在隔离控制点施加开启电压；
R2：开启阵列中OTP存储器的第二MOS管，将所有OTP存储器的参考点接地，然后关断，以清除参考点电荷；
R3：在存储控制点加高电平；
R4：开启选中的OTP存储器中的第一MOS管，通过对检测MOS管的开关状态进行检测，以判断选中的OTP存储器中的存储MOS管是否被击穿，实现数据读取；
对所述OTP存储器阵列进行写入操作的方法包括下述步骤：
W1：在存储控制点加高电平；
W2：针对选中的OTP存储器，开启各隔离MOS管和第二MOS管，使选中的OTP存储器的存储MOS管的栅电容形成击穿，实现数据写入。
进一步，所述隔离模块包括两个串联连接的隔离MOS管，与存储MOS管直接连接的隔离MOS管称为第一隔离MOS管，其栅极连接到第一隔离控制点；与第二MOS管连接的隔离MOS管称为第二隔离MOS管，其栅极连接到第二隔离控制点；对应的，写入操作的方法包括下述步骤：
W1：在存储控制点加高电平；
W2：针对选中的OTP存储器，开启第一隔离MOS管、第二隔离MOS管和第二MOS管，使选中的OTP存储器的存储MOS管的栅电容形成击穿，实现数据写入；
其中，施加在第一隔离MOS管栅极的电压高于施加在第二隔离MOS管栅极的电压。
本发明采用的隔离MOS管可以隔离公共位线上的存储单元之间的串扰，较图2所示技术增加的功能是，在读操作的时候可以同时做为字线选择器件使用。 本发明具有一级或多级高压隔离器件，避免对检测MOS管和第二MOS管造成高压冲击而影响寿命和可靠性，减少检测MOS管的栅隧道漏电流、减少M2的GIDL漏电流，使得编程更容易。编程时，高压(8V以上)字线WP、中压（3-5V）字线WB(H、L)等，都可以采用公共连接方式，而不必采用面积巨大，结构复杂的中高压字线译码器，字线选择通过低压(0.5-2V)的WS进行，位线选择也是通过低压(0.5-2V)的BL，BR进行，外围译码器电路全部可以使用低压器件设计，极大的简化译码器设计，减少外围电路面积。
本发明的存储MOS管采用Native（0 Vt）MOS电容，隔离MOS管也使用NativeMOS器件，因此读取时在WP-C0-WB-g点的通路上没有Vt压降损失，只要Vg>0.5V，高于M0的开启电压即可读取，无需boost电路升压，相对于现有技术，本发明取消了boost电路，降低了成本。
本发明使用1级Native高压隔离器件，到达g点的电压约在3V（WB=3V）或4V（WB=4V）左右，仍然存在高压冲击和漏电的风险，使用2级Native高压隔离器件，可以更好的隔离高压隔离，使得M0、M2完全处于低压下，因此可以大大减少漏电流，提高编程效果。高压隔离器件级数取决于所用器件承受电压以及器件耐压能力。
以180nm工艺为例，由于采用公共的高压通路WP和中低压通路WBx，此通路上面高压模块只有电荷泵，而电荷泵是逐级升压的结构，仅使用薄栅器件，通过优化设计，使得各级数之间的电压差始终处于安全范围内，从而可以去掉所有的厚栅（3.3/5V/15.5V）器件，实现全存储器的薄栅(1.8VOnly)器件化，较先用技术（1.8/3.3V Dual Gate）减少3层以上掩模成本和对应的加工费用。
附图说明
图1为XLPM存储单元原型电路图。
图2为带读隔离器件的XLPM存储单元电路图。
图3为带高压隔离器件的XLPM存储单元电路图。
图4为使用NativeMOSCap的XLPM存储单元电路图。
图5为本发明的使用一级高压隔离器件的OTP存储器电路图。
图6为本发明的使用二级高压隔离器件的OTP存储器电路图。
图7为本发明的使用多级高压隔离器件的OTP存储器电路图。
图8为本发明的使用一级高压隔离器件的OTP存储器阵列的电路图。
图9为本发明的使用二级高压隔离器件的OTP存储器阵列的电路图。
具体实施方式
本发明所称的电流连接端是指MOS管的电流通道端子，即源端或者漏端，控制端是指栅端，对于普通技术人员而言，结合本发明的说明书和附图，能够清楚的理解。
实施例1
参见图5，本实施例包括存储MOS管C0、第一MOS管M1、第二MOS管M2和检测MOS管M0，第一MOS管M1的一个电流连接端连接到检测MOS管M0的第一电流连接端，检测MOS管M0的控制端连接第二MOS管M2的一个电流连接点，检测MOS管M0的控制端还连接存储MOS管C0，在检测MOS管M0的控制端和存储MOS管C0之间设置有隔离模块，
所述存储MOS管C0为NativeMOS管，所述隔离模块为一个Native MOS管M3。
实施例2
参见图6，本实施例包括存储MOS管C0、第一MOS管M1、第二MOS管M2和检测MOS管M0，第一MOS管M1的一个电流连接端连接到检测MOS管M0的第一电流连接端，检测MOS管M0的控制端连接第二MOS管M2的一个电流连接点，检测MOS管M0的控制端还连接存储MOS管C0，在检测MOS管M0的控制端和存储MOS管C0之间设置有隔离模块，
所述存储MOS管C0为NativeMOS管，所述隔离模块由两个Native MOS管串联构成，见图6中的M3和M4所示的Native MOS管。
实施例3
参见图7，本实施例包括存储MOS管C0、第一MOS管M1、第二MOS管M2和检测MOS管M0，第一MOS管M1的一个电流连接端连接到检测MOS管M0的第一电流连接端，检测MOS管M0的控制端连接第二MOS管M2的一个电流连接点，检测MOS管M0的控制端还连接存储MOS管C0，在检测MOS管M0的控制端和存储MOS管C0之间设置有隔离模块，
所述存储MOS管C0为NativeMOS管，所述隔离模块由至少3个Native MOS管串联构成。
实施例4
参见图8，本实施例为使用一级高压隔离器件的Native XLPM存储器阵列阵。阵列中，每一行存储MOS管C0的栅极连接到该行的字线WP，隔离MOS管的栅极连接到该行的另一字线WB。
例如，第一行的存储MOS管的栅极通过字线WP1连接，第一行的隔离MOS管的栅极通过字线WB1连接；
第二行的存储MOS管的栅极通过字线WP2连接，第二行的隔离MOS管的栅极通过字线WB2连接；
作为本发明的一个特点，阵列中，用于连接存储MOS管栅极的字线皆连接到一个共同的连接点，称为存储控制点，用于连接隔离MOS管栅极的字线皆连接到一个共同的连接点，称为隔离控制点；
例如，WP1、WP2、....WPx相互连接，WB1、WB2、....WBx相互连接。
图中，BL1、BL2、BR1、BR2表示位线。
对于180nm工艺，典型的编程操作如表1所示，其他工艺下类似，仅在电压值上面有所区别。
表1
实施例5
参见图9，本实施例为使用二级高压隔离器件的Native XLPM存储器矩阵。
对于180nm工艺，典型的编程操作如表2所示，其他工艺下类似，仅在电压值上面有所区别。
表2