具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1为本发明实施例一提供的一种数据分配方法的流程图，本实施例可适用于对视频图像处理系统中的待处理数据进行分流的情况，具体的，可适用于基于现场可编程门阵列(Field Programmable Gate Array，FPGA)和嵌入式系统的视频图像处理系统，尤其涉及带有视频电子标准协会(Video Electronics Standards Association，VESA)的数字式视频接口标准(DisplayPort，DP)、移动产业处理器接口标准(Mobile Industry ProcessorInterface，MIPI)、高清多媒体接口标准(High Definition Multimedia Interface，HDMI)的视频图像处理系统。

本实施例的数据分配方法可以由数据分配装置执行，该数据分配装置可以通过软件和/或硬件的方式实现，并集成在集成芯片中。本实施例中，待处理的数据包括视频图像数据，视频图像数据为连续的静态图像的序列，视频图像处理系统是一种基于图像处理算法对视频图像进行处理的系统。集成芯片包括但不限于FPGA、微控制单元(Microcontroller Unit，MCU)、数字信号处理器(Digital Signal Processor，DSP)等。

如图1所示，该方法具体包括如下步骤：

S110、根据视频图像处理系统的像素时钟频率与数据处理的最大工作频率阈值确定所述视频图像处理系统的工作频率调整策略。

具体的，像素时钟频率是指像素时钟信号的频率，与视频图像处理系统中显示面板的工作参数有关，显示面板分辨率越高，像素时钟信号的频率也越高，基于像素时钟信号可以指挥RGB色彩信号有序传输至显示面板，并确保数据传输的正确性。如果系统中的像素时钟频率高于视频图像处理系统中的芯片的最大工作频率阈值，则会降低芯片的数据处理性能，降低系统运行的稳定性。本实施例中，通过计算像素时钟频率，并以芯片进行数据处理的最大工作频率阈值为工作频率优化的基准，按照一定的策略对系统中的工作参数进行调整，以使实际工作的像素时钟频率低于最大工作频率阈值，将像素时钟频率保持在较低的范围内，以提升系统运行的稳定性。

S120、按照所述工作频率调整策略调整所述视频图像处理系统的工作参数。

具体的，工作参数可以包括视频图像处理系统每个时钟内输入的像素数量、芯片内部每个时钟内处理的像素数量、缓存的数据流数量、通道数等，工作频率调整策略可以包括对增加或减少上述的一种或多种工作参数，从而调整系统中的总像素数、像素时钟频率、帧率等，使实际的像素时钟频率降低。

S130、根据所述工作参数将待处理的数据分配至至少一个数据流。

具体的，在将实际的像素时钟频率降至最大工作频率阈值以下的前提下，对待处理的数据进行分流，包括裁剪并行输入数据流数、裁剪并行输出数据流数、缓存数据流等方式，从而降低芯片的数据处理压力，使芯片性能更稳定，数据处理更可靠。

本发明实施例一提供的一种数据分配方法，通过计算像素时钟频率并设置相应的最大工作频率阈值，据此选择相应的工作频率调整策略以调整工作参数，使实际工作频率保持在最大工作频率阈值以内，在此基础上对于待处理的数据进行分流，显著降低芯片的内部实际工作频率，从而提高系统处理数据的稳定性和可靠性。

实施例二

图2为本发明实施例二提供的一种数据分配方法的流程图，本实施例是在上述实施例的基础上进行优化，对工作频率调整策略和工作参数的调整过程进行具体描述。需要说明的是，未在本实施例中详尽描述的技术细节可参见上述任意实施例。

具体的，如图2所示，该方法具体包括如下步骤：

S210、根据所述视频图像处理系统支持的面板时序参数、帧率参数和每个时钟的输入像素数计算所述视频图像处理系统的像素时钟频率。

具体的，像素时钟频率根据视频图像处理系统支持的面板时序参数、帧率参数和每个时钟的输入像素数计算得到。例如，面板时序参数包括：

行前沿(Horizontal Front Porch，HFP)：48；

行开始(Horizontal Start，HS)：32；

行后沿(Horizontal Back Porch，HBP)：80；

行消隐(Horizontal Blank，HB)：HFP+HS+HBP＝48+32+80＝160；

行可用像素数(Horizontal Active，XDOT)：3840；

行总数(Horizontal Total，HT)：HB+XDOT＝3840+160＝4000；

场前沿(Vertical Front Porch，HFP)：3；

场开始(Vertical Start，HS)：5；

场后沿(Vertical Back Porch，HBP)：54；

场消隐(Vertical Blank，HB)：VFP+VS+VBP＝3+5+54＝62；

场可用像素数(Vertical Active，YDOT)：2160；

场总数(Vertical Total，VT)：VB+YDOT＝2160+62＝2222；

根据上述面板时序参数，像素时钟频率的计算方式为：

像素时钟频率＝行总数HT*场总数VT*帧率/每个时钟输入的像素数；像素时钟频率还与帧率和每个时钟输入的像素数有关。

表1为像素时钟频率与帧率、输入像素数的映射关系表。如表1所示，在面板时序参数确定的情况下，像素时钟频率与帧率成正相关，与每个时钟内的像素数成负相关。

表1像素时钟频率与帧率、输入像素数的映射关系表

S220、像素时钟频率大于最大工作频率阈值？若是，则执行S230，若否，则执行S270。

具体的，将计算得到的像素时钟频率与最大工作频率阈值进行比较，如果像素时钟频率大于最大工作频率阈值，则需要选择相应的工作频率调整策略，对工作参数进行调整；如果像素时钟频率不大于最大工作频率阈值，则可以不调整工作参数，采用当前的工作参数即可满足芯片的稳定性需求，直接对待处理的数据按照当前的工作参数进行分流即可。

S230、根据预设策略阈值选择对应的工作频率调整策略，以使所述像素时钟频率小于或等于所述最大工作频率阈值。

具体的，在像素时钟频率大于最大工作频率阈值的情况下，可以根据预设策略阈值选择对应的工作频率调整策略，预设策略阈值根据最大工作频率阈值确定，可用于衡量像素时钟频率超过最大工作频率阈值的频率值的大小，或者用于衡量像素时钟频率的大小。本实施例中，预设策略阈值至少为一个，工作频率调整策略至少为一个。

在一实施例中，工作频率调整策略包括以下至少之一：调整每个时钟的输入像素数；调整数据承载芯片(IP Core)每个时钟处理的像素数；调整数据流缓存数量；调整视频图像处理系统支持的通道数；采用工作参数默认值或当前值。

表2为预设策略阈值与工作频率调整策略的映射关系表。如表2所示，示例性的，根据像素时钟频率超过最大工作频率阈值的频率值的大小可以确定不同的工作频率调整策略，当超过最大工作频率阈值的频率值大于预设策略阈值1时，可以采用工作频率调整策略1；当超过最大工作频率阈值的频率值小于预设策略阈值1但大于预设策略阈值2时，可以采用工作频率调整策略2等。

表2预设策略阈值与工作频率调整策略的映射关系表

S240、按照所述工作频率调整策略调整所述视频图像处理系统的工作参数。

例如，如果选择工作频率调整策略1，则调整每个时钟内的输入像素数；如果选择工作频率调整策略3，则调整数据流缓存数量等。需要说明的是，也可以选择上述几种策略的组合策略，例如，同时调整每个时钟内的输入像素数以及数据流缓存数量等。

S250、所述工作参数对应的像素时钟频率小于或等于最大工作频率阈值？若是，则执行S260，若否，则返回执行S230。

本实施例中，若调整后的工作参数对应的像素时钟频率大于最大工作频率阈值，则重新确定工作频率调整策略并按照工作频率调整策略调整视频图像处理系统的工作参数，直至工作参数对应的像素时钟频率小于或等于最大工作频率阈值，得到调整后的工作参数。

在一实施例中，在像素时钟频率大于最大工作频率阈值的情况下，也可以先后采用不同的策略，直至将像素时钟频率降至最大工作频率阈值以下。例如，数据承载芯片(集成芯片中用于视频图像数据处理的芯片)的最大工作频率阈值为135MHz，根据表1，在帧率为60Hz、输入像素数/时钟为1的情况下，像素时钟频率为533.28Hz，大于最大工作频率阈值，这种情况下，可以先采用策略1，将每个时钟内的输入像素数调整为2，则得到新的像素时钟频率为266.64MHz；该像素时钟频率仍大于最大工作频率阈值，此时，可以采用策略2和策略3，通常情况下，采用策略2调整芯片内部处理的像素数/时钟时，会伴随着策略3来调整缓存的数据流数据流，得到新的像素时钟频率为133.32MHz，小于最大工作频率阈值，则最终确定的工作频率调整策略即为策略1+策略2+策略3。同理，如果根据策略1+策略2+策略3得到的像素时钟频率仍然大于最大工作频率阈值，则可以继续根据策略4和/或策略5调整工作参数。

表3为像素时钟频率与工作频率调整策略的映射关系表。如表3所示，预设策略阈值可用于衡量像素时钟频率的大小，例如，在帧率为30、每个时钟内输入像素数为1的情况下，像素时钟频率为266.64Hz，对应的工作频率调整策略包括策略1、策略2以及策略3，需要分次执行，首先执行策略1，再执行策略2和策略3；在帧率为30、每个时钟内输入像素数为2的情况下，像素时钟频率为133.32Hz，直接按照策略5执行分流即可。

表3像素时钟频率与工作频率调整策略的映射关系表

S260、根据调整后的工作参数将待处理的数据分配至至少一个数据流。具体的，集成芯片根据最终确定的工作频率调整策略最终确定系统的工作参数，例如每个时钟内的输入像素数、像素时钟频率等，并据此对待处理的数据进行分流，从而降低芯片实际工作频率。

S270、根据当前工作参数将待处理的数据分配至至少一个数据流。

具体的，在像素时钟频率小于最大工作频率阈值的情况下，集成芯片无需对工作参数进行调整，可以根据当前的工作参数例如每个时钟内的输入像素数、像素时钟频率等，对待处理的数据进行分流，从而降低芯片实际工作频率。

在一实施例中，还包括：生成数据分配指令，其中，数据分配指令包括：最大工作频率阈值指示字段，用于指示数据处理的最大工作频率阈值；通道数指示字段，用于指示所述视频图像处理系统支持的通道数；帧率指示字段，用于指示面板的实际帧率；数据流缓存数量指示字段，用于指示数据的缓存和输出格式。

具体的，集成芯片通过按照预设格式生成数据分配指令，明确最大工作频率阈值以及各种系统内的工作参数，为计算像素时钟频率、选择工作频率调整策略以及调整工作参数提供依据，在视频图像处理系统中的模块之间均按照此格式进行信令交互，提高数据流的传输效率，保证数据流传输的稳定性。

在一实施例中，所述数据分配指令还包括：主从模块定义字段，用于指示所述集成芯片在数据分配过程中与所述视频图像处理系统的模块之间的信令交互关系。

具体的，主从模块定义字段定义了视频图像处理系统的模块包括主模块和从模块，主模块与从模块是根据命令的发起方与接收方而定义的，不同的信令交互过程对应的各模块间主从关系可能不同。例如，嵌入式控制模块可以作为主模块向集成芯片(如FPGA)发起数据分配信令集成芯片作为从模块来接收信令并执行；集成芯片也可以作为主模块，向嵌入式控制模块发起信令，而嵌入式控制模块此时则为从模块。又如，集成芯片的数据分配信令在集成芯片内部的各个模块之间由主模块转发至从模块，由从模块完成数据分配并向主模块反馈、主模块再向嵌入式控制模块反馈等，在此过程中，数据分配信令以及反馈信息都按照模块间的主从结构传输，而不会跃级传输，每一组具有主从关系的模块在各自的链路中进行信令的分层转发和交互，从而将系统的组织结构标准化，提高交互的可靠性和效率。所述数据分配指令还可以包括反馈字段，用于定义数据分配信令交互完成后的模块状态，所述模块状态包括ACK状态和NACK状态，完成信令交互的确认操作。

本发明实施例二提供的一种数据分配方法，在上述实施例的基础上进行优化，在像素时钟频率大于最大工作频率阈值的情况下，可以根据预设策略阈值选择对应的工作频率调整策略，或者按照设定的顺序依次采用不同的策略，直至将像素时钟频率降至最大工作频率阈值以下，提高工作频率调整的灵活性和可靠性；按照调整后的工作参数对待处理数据进行分流，显著降低芯片的工作频率；通过按照预设格式生成数据分配指令并按照主从结构关系实现视频图像处理系统各模块之间的信令交互，提高数据流的传输效率，保证数据流传输的稳定性。

实施例三

图3为本发明实施例三提供的一种数据分配装置的结构示意图。如图3所示，本实施例提供的数据分配装置包括：

决策模块310，用于根据视频图像处理系统的像素时钟频率与数据处理的最大工作频率阈值确定所述视频图像处理系统的工作频率调整策略；

调整模块320，用于按照所述工作频率调整策略调整所述视频图像处理系统的工作参数；

分配模块330，用于根据所述工作参数将待处理的有效数据分配至数据流。

本发明实施例三提供的一种数据分配装置，通过根据像素时钟频率与数据处理的最大工作频率阈值调整工作参数并分配数据，使得实际工作频率低于最大工作频率阈值，降低集成芯片的工作频率，提高视频图像处理系统运行的稳定性。

在上述实施例的基础上，还包括：

计算模块，用于根据所述视频图像处理系统支持的面板时序参数、帧率参数和每个时钟的输入像素数计算所述视频图像处理系统的像素时钟频率。

在上述实施例的基础上，所述决策模块310包括：

比较单元，用于将所述像素时钟频率与所述最大工作频率阈值进行比较；

决策单元，用于若所述像素时钟频率大于所述最大工作频率阈值，则根据预设策略阈值选择对应的工作频率调整策略，以使所述像素时钟频率小于或等于所述最大工作频率阈值；

其中，所述预设策略阈值至少为一个，所述工作频率调整策略至少为一个。

进一步的，还包括：

重调模块，用于若调整后的工作参数对应的像素时钟频率大于所述最大工作频率阈值，则重新确定工作频率调整策略并按照所述工作频率调整策略调整所述视频图像处理系统的工作参数，直至所述工作参数对应的像素时钟频率小于或等于所述最大工作频率阈值，得到调整后的工作参数。

进一步的，所述工作频率调整策略包括以下至少之一：

调整每个时钟的输入像素数；

调整所述数据承载芯片每个时钟处理的像素数；

调整数据流缓存数量；

调整所述视频图像处理系统支持的通道数；

采用工作参数默认值或当前值。

进一步的，还包括：

生成模块，用于生成数据分配指令，其中，所述数据分配指令包括：

最大工作频率阈值指示字段，用于指示数据处理的最大工作频率阈值；

通道数指示字段，用于指示所述视频图像处理系统支持的通道数；

帧率指示字段，用于指示面板的实际帧率；

数据流缓存数量指示字段，用于指示数据的缓存和输出格式。

进一步的，所述数据分配指令还包括：

主从模块定义字段，用于指示所述集成芯片在数据分配过程中与所述视频图像处理系统的模块之间的信令交互关系。

本发明实施例三提供的数据分配装置可以用于执行上述任意实施例提供的数据分配方法，具备相应的功能和有益效果。

实施例四

图4为本发明实施例四提供的一种集成芯片的硬件结构示意图。集成芯片可以为现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)、微控制单元(Microcontroller Unit，MCU)、数字信号处理器(Digital Signal Processor，DSP)等。如图4所示，本实施例提供的一种集成芯片，包括：处理器410和存储装置420。该集成芯片中的处理器可以是一个或多个，图4中以一个处理器410为例，所述集成芯片中的处理器410和存储装置420可以通过总线或其他方式连接，图4中以通过总线连接为例。

所述一个或多个程序被所述一个或多个处理器410执行，使得所述一个或多个处理器实现上述实施例中任意所述的数据分配方法。

该集成芯片中的存储装置420作为一种计算机可读存储介质，可用于存储一个或多个程序，所述程序可以是软件程序、计算机可执行程序以及模块，如本发明实施例中数据分配方法对应的程序指令/模块(例如，附图3所示的数据分配装置中的模块，包括：决策模块310、调整模块320以及分配模块330)。处理器410通过运行存储在存储装置420中的软件程序、指令以及模块，从而执行集成芯片的各种功能应用以及数据处理，即实现上述方法实施例中的数据分配方法。

存储装置420主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据集成芯片的使用所创建的数据等(如上述实施例中的工作参数、工作频率调整策略等)。此外，存储装置420可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实例中，存储装置420可进一步包括相对于处理器410远程设置的存储器，这些远程存储器可以通过网络连接至集成芯片。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

并且，当上述集成芯片中所包括一个或者多个程序被所述一个或者多个处理器410执行时，进行如下操作：根据视频图像处理系统的像素时钟频率与数据处理的最大工作频率阈值确定所述视频图像处理系统的工作频率调整策略；按照所述工作频率调整策略调整所述视频图像处理系统的工作参数；根据所述工作参数将待处理的数据分配至至少一个数据流。

本实施例提出的集成芯片与上述实施例提出的数据分配方法属于同一发明构思，未在本实施例中详尽描述的技术细节可参见上述任意实施例，并且本实施例具备与执行数据分配方法相同的有益效果。

实施例五

本发明实施例五提供一种视频图像处理系统。图5为本发明实施例五提供的一种视频图像处理系统的结构示意图。如图5所示，该系统包括嵌入式控制模块10、外部模块30以及集成芯片20，集成芯片20分别与嵌入式控制模块10和外部模块30连接；其中，嵌入式控制模块10用于向集成芯片20发起数据分配请求；外部模块30用于存储待处理的视频数据并提供视频图像数据显示的物理层接口。

嵌入式控制模块10可以采用任意嵌入式芯片与系统，用于发起数据分配请求，还可以用于请求读/写寄存器数据、请求启用/关闭视频显示单元或模块、请求外设控制或请求修改视频显示模块的参数设置等。集成芯片20用于根据时钟像素频率确定工作频率调整策略、调整工作参数并对待处理的数据进行分配，还用于实现存储控制、外设控制、视频接口IP核实现等需要大量数据处理、低往返时延(latency)的操作的实施或执行。

图6为本发明实施例五提供的一种视频图像处理系统的实现示意图。如图6所示，外部模块30包括外部存储模块、快速存储模块、外设模块以及视频接口物理层实现模块，其中，外部存储模块用于存储所述系统中需要显示的视频或图像的原始数据流。示例性的，外部存储模块可采用Flash存储器(如Nand Flash，Nand闪存)、固态驱动器(Solid StateDrive，SSD)等存储介质。快速存储模块是在集成芯片20内部需要进行大量数据处理、低往返时延(latency)的信令执行的情况下，为了进一步减小时延而用于暂时存储数据的模块，可采用快速、低时延的物理器件，例如，双倍速率同步动态随机存储器((Double Data RateSDRAM，DDR)等。外设模块可以为通用型输入输出(General-purpose input/output，GPIO)、通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，UART)、通用串行总线(Universal Serial Bus，USB)、网口等。视频接口物理层实现模块用于驱动显示模块的物理层实现，例如，显示接口(Display Port，DP)的收发传输器(Transmitter/Receiver，TX/RX)的端口物理层(Physical Layer，PHY)，移动产业处理器接口(Mobile IndustryProcessor Interface，MIPI)的串行显示接口的端口物理层(Display Serial InterfacePhysical Layer，D-PHY)等。

如图6所示，集成芯片20具体可以包括以下的一种或多种：总线交互模块、MCU、视频流预处理单元、视频数据流传输控制模块、时钟控制模块、嵌入式软核控制模块、总线控制器模块、视频图样处理模块、内部存储控制器模块、外设控制模块、显示时钟发生器模块、视频时序控制器模块、视频接口IP核模块。

示例性的，总线交互模块用于对所有与之相连的模块进行选择或决策等；MCU视频流预处理单元用于将从外部存储模块输入的视频数据流按照系统设定的格式与参数类型进行预处理和转换，以便于后续的处理；视频数据流传输控制模块用于控制经过数据流预处理和转换之后的数据流的时序与参数；时钟控制模块负责视频或图像处理过程中全局时钟的产生与控制；嵌入式软核控制模块是FPGA模块的控制核心，用于实现FPGA模块内部所有模块的时序控制、参数配置、物理过程实现等核心功能，可采用Xilinx的软和处理器(MicroBlaze)等；总线控制器模块用于对所有与总线交互模块相连的模块的控制；视频图样处理模块负责适应视频接口IP核模块对应的视频图像数据流的模式转换与时序控制；内部存储控制器模块用于实现对快速存储模块的控制，包括数据流的写入/读取、帧控制等；外设控制模块用于控制所有的外设模块，包括外设的启用/关闭、工作模式控制等；显示时钟发生器模块用于对所有与视频接口IP核模块、视频接口物理层实现模块的时序控制；视频时序控制器模块负责从视频图样处理模块输入的数据传输到视频接口IP核模块过程中的数据转换与时序控制等的处理。需要说明的是，集成芯片20内部的多个模块之间、以及与嵌入式控制模块10和外部模块30之间都可以具有主从关系。

本实施例的视频图像处理系统，通过定义预设的消息结构和格式能够建立完善的信令交互机制，每一组具有主从关系的模块在各自的链路中进行信令的转发和交互，明确了各模块的交互结构和规范，实现主/从模块之间有组织的、精准的信令交互，在保证硬件系统与平台无缝、平滑无死机等情况下完成数据流转换，同时确保系统以事件驱动的前提下具有最小的有效系统时延，提高交互的可靠性和效率。

本实施例五提供的一种视频图像处理系统可以用于执行上述任意实施例提供的数据分配方法，具备相应的功能和有益效果。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。