阅读说明：本技术 快闪存储器及其形成方法 (Flash memory and forming method thereof ) 是由 恩凯特·库马 李家豪 于 2019-02-01 设计创作，主要内容包括：本发明实施例提供一种快闪存储器及其形成方法。此快闪存储器包括半导体基板、位于半导体基板上的浮栅极结构、覆盖浮栅极结构的侧壁及顶表面的栅极间介电层、以及位于栅极间介电层上的控制栅极。上述浮栅极结构包括位于半导体基板上的浮栅极介电层、位于浮栅极介电层上的一对介电间隔物,其中此对介电间隔物具有朝向彼此的倾斜侧壁、以及位于浮栅极介电层上,且位于此对介电间隔物之间的浮栅极。上述浮栅极具有一对尖端,此对尖端分别位于介电间隔物的倾斜侧壁上。本发明提供的快闪存储器及其形成方法,能够缩短快闪存储器抹除时间,改善快闪存储器的性能。(The embodiment of the invention provides a flash memory and a forming method thereof. The flash memory includes a semiconductor substrate, a floating gate structure on the semiconductor substrate, an inter-gate dielectric layer covering sidewalls and a top surface of the floating gate structure, and a control gate on the inter-gate dielectric layer. The floating gate structure includes a floating gate dielectric layer on a semiconductor substrate, a pair of dielectric spacers on the floating gate dielectric layer, wherein the pair of dielectric spacers have sloped sidewalls facing each other, and a floating gate on the floating gate dielectric layer and between the pair of dielectric spacers. The floating gate has a pair of tips respectively located on the sloped sidewalls of the dielectric spacers. The flash memory and the forming method thereof provided by the invention can shorten the erasing time of the flash memory and improve the performance of the flash memory.)

快闪存储器及其形成方法

技术领域

本发明实施例是关于半导体制造技术，特别是有关于快闪存储器及其形成方法。

背景技术

快闪存储器为非易失性的存储器的一种型态。一般而言，一个快闪存储器包含两个栅极，第一个栅极为储存数据的浮栅极(floating gate)，而第二个栅极为进行数据的输入和输出的控制栅极(control gate)。浮栅极位于控制栅极的下方且为“漂浮”的状态。所谓漂浮是指以绝缘材料环绕且隔离浮栅极以防止电荷流失。控制栅极连接至字线(wordline，WL)以控制装置。快闪存储器的优点之一为可以区块-区块抹除数据(block-by-blockerasing)。快闪存储器广泛地用于企业伺服器、储存和网络科技，以及广泛的消费电子产品，例如随身碟(USB)快闪驱动装置、行动电话、数字相机、平板电脑、笔记型电脑的个人电脑插卡(PC cards)和嵌入式控制器等等。

市场上可得到许多不同种类的非易失性存储器，例如快闪存储器、电子抹除式可复写只读存储器(electrically erasable programmable read-only memory，EEPROM)和多次写入(multi-time programmable，MTP)非易失性存储器。然而，嵌入式(embedded)快闪存储器，特别是嵌入式分离栅极(split-gate)快闪存储器，相较于其他的非易失性存储器的技术具有较大的优势。

虽然现有的快闪存储器及其制造方法已足够应付它们原先预定的用途，但它们仍未在各个方面皆令人满意，因此快闪存储器的技术目前仍有需克服的问题。

发明内容

本发明实施例提供一种快闪存储器。此快闪存储器包括半导体基板、位于半导体基板上的浮栅极结构、覆盖浮栅极结构的侧壁及顶表面的栅极间介电层、以及位于栅极间介电层上的控制栅极。上述浮栅极结构包括位于半导体基板上的浮栅极介电层、位于浮栅极介电层上的一对介电间隔物，其中此对介电间隔物具有朝向彼此的倾斜侧壁、以及位于浮栅极介电层上，且位于此对介电间隔物之间的浮栅极。上述浮栅极具有一对尖端，此对尖端分别位于介电间隔物的倾斜侧壁上。

本发明实施例提供一种快闪存储器的形成方法。此方法包括提供半导体基板、在半导体基板上形成遮罩层，其中遮罩层具有开口，此开口露出半导体基板的一部分、在开口中形成浮栅极结构、去除遮罩层、形成覆盖浮栅极结构的栅极间介电层、以及在栅极间介电层上形成控制栅极。上述形成浮栅极结构的步骤包括在半导体基板上形成浮栅极介电层，且在开口的相对侧壁上及在浮栅极介电层上形成一对介电间隔物、以及在开口中形成浮栅极，其中浮栅极设置在浮栅极介电层上，且浮栅极位于此对介电间隔物之间，且其中浮栅极具有一对尖端，此对尖端各别位于介电间隔物上。

本发明提供的快闪存储器及其形成方法，能够缩短快闪存储器抹除时间，改善快闪存储器的性能。

以下的实施例与所附的参考图式将提供详细的描述。

附图说明

以下将配合所附图式详述本发明的一些实施例。应注意的是，依据在业界的标准做法，各种部件并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的部件。

图1-图9是根据一些实施例，绘示出用于形成图9的快闪存储器的示例方法的各个中间阶段的剖面示意图。

图10、图11是根据一些实施例，绘示出用于形成图11的快闪存储器的另一示例方法的各个中间阶段的剖面示意图。

附图标记：

10、20～快闪存储器；

100～半导体基板；

102～遮罩层；

104～开口；

106～第一介电层；

108～第二介电层；

110a、110b～介电间隔物；

110a’、110b’～侧壁；

110c～浮栅极介电层；

120、120’～浮栅极；

120a、120b、120a’、120b’～尖端；

120s、120s’～顶表面；

140～氧化物结构；

200、200’～浮栅极结构；

220～栅极间介电层；

300～控制栅极；

400～源极/漏极区；

W1、W2～底部宽度。

具体实施方式

以下的揭示内容提供许多不同的实施例或范例，以展示本发明实施例的不同部件。以下将揭示本说明书各部件及其排列方式的特定范例，用以简化本发明叙述。当然，这些特定范例并非用于限定本发明。例如，若是本说明书以下的发明内容叙述了将形成第一部件于第二部件之上或上方，即表示其包括了所形成的第一及第二部件是直接接触的实施例，亦包括了尚可将附加的部件形成于上述第一及第二部件之间，则第一及第二部件为未直接接触的实施例。此外，本发明说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述配置之间的关系。

再者，为了方便描述图式中一元件或部件与另一(些)元件或部件的关系，可使用空间相对用语，例如“在…之下”、“下方”、“下部”、“上方”、“上部”及诸如此类用语。除了图式所绘示的方位外，空间相对用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相对形容词亦将依转向后的方位来解释。应可理解的是，于本发明实施例所述的方法之前、之中、及/或之后可提供额外的操作，且在方法的其他实施例中，可替换或省略一些所述的操作。

在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。

此处描述示例方法及结构的一些变化。本领域技术人员将可容易理解在其他实施例的范围内可做其他的修改。虽然讨论的一些方法实施例以特定顺序进行，各式其他方法实施例可以另一合乎逻辑的顺序进行，且可包括少于或多于此处讨论的步骤。在一些图示中，其中所示的一些组件或部件的元件符号可被省略，以避免与其他组件或部件混淆；此是为了便于描绘此些图示。

本发明实施例提供一种快闪存储器及其形成方法，特别是嵌入式分离栅极快闪存储器。在本发明一些实施例中，使用一对介电间隔物以创造出具有一对尖锐尖端的浮栅极。由于装置的抹除(erase)效率取决于尖端的尖锐程度，此对尖锐尖端可以改善分离栅极快闪存储器的性能。在本发明中将讨论根据本发明实施例的用于形成快闪存储器的方法。

图1-图9是根据一些实施例，绘示出用于形成图9的快闪存储器10的示例方法的各个中间阶段的剖面示意图。

图1根据本发明实施例绘示出形成快闪存储器10的方法的起始步骤。如图1所示，提供半导体基板100。上述基板100可以为或包括块体半导体(bulk semiconductor)基板、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基板或类似基板，其可为掺杂(例如，使用p-型或n-型掺质(dopant))或未掺杂的。一般而言，绝缘体上覆半导体基板包括形成于绝缘体上的半导体材料的膜层。举例来说，此绝缘层可为，埋藏氧化物(buried oxide,BOX)层、氧化硅(silicon oxide)层、或类似膜层。提供上述绝缘层于基板上，通常是硅(silicon)或玻璃(glass)基板。亦可使用其他基板，例如多层(multi-layered)或梯度(gradient)基板。在一些实施例中，半导体基板的半导体材料可包括含硅(silicon,Si)或锗(germanium,Ge)的元素半导体；包括碳化硅(silicon carbide)、砷化镓(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)或锑化铟(indium antimonide)的化合物(compound)半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的合金半导体；或上述的组合。

在一些实施例中，半导体基板100为p型硅基板。举例来说，p型硅基板100的掺质可包括硼(boron)、铝(aluminum)、镓(gallium)、铟(indium)、其他适当的掺质、或上述的组合，且p型硅基板100的掺质浓度可为5x1014至5x1016cm^-3。在其他的实施例中，半导体基板100可为n型硅基板。举例来说，n型硅基板100的掺质可包括砷(arsenic)、磷(phosphorus)、锑(antimony)、其他适当的掺质或上述的组合，且n型硅基板100的掺质浓度可为5x1014至5x1016cm^-3。后文的实施例将以使用p型硅基板100为例进行说明，但本发明并不以此为限。

接下来，如图2所示，在半导体基板100上形成遮罩层102，且在遮罩层102中形成开口104。如图2所示，藉由开口104暴露一部分的半导体基板100，且上述开口104是形成以定义将于后形成的浮栅极结构的位置。

在一些实施例中，遮罩层102可以包括氮化物(nitride)，例如氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)、其他适当的材料、或上述的组合。举例来说，可以藉由低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)工艺、等离子增强化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)工艺、其他适当的工艺、或上述的组合来形成遮罩层102。举例来说，遮罩层102的厚度可为0.1微米至1微米，但不以此为限。

在一些实施例中，可以藉由图案化工艺以在遮罩层102中形成开口104。举例来说，上述图案化工艺可以包括光刻工艺(例如，光刻胶涂布(photoresist coating)、软烘烤、遮罩对准(mask aligning)、曝光、曝光后烘烤、光刻胶显影、其他适当的工艺、或上述的组合)、腐蚀工艺(例如，湿式腐蚀工艺、干式腐蚀工艺、其他适当的工艺、或上述的组合)、其他适当的工艺、或上述的组合。在一些实施例中，可以藉由光刻工艺以在遮罩层102上形成具有对应于开口104的开口的图案化光刻胶层(未绘示)，接着可以进行腐蚀工艺来去除上述图案化光刻胶层的开口所露出的部分遮罩层102，以在遮罩层102中形成开口104。

图3绘示出第一介电层106的形成。第一介电层106顺应性地形成于遮罩层102之上，因此第一介电层106沿着开口104的相对侧壁及底表面。在后续工艺中，位于开口104的底表面的第一介电层106将作为浮栅极介电层110c，且位于开口104的相对侧壁的第一介电层106将作为一部分的介电间隔物110a及110b(没有绘示于图3中，但可参照下述关于图5的说明)。

在一些实施例中，第一介电层106可以为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。此高介电常数(high-k)介电材料的材料可以为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。举例来说，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料的其它高介电常数介电材料、或上述组合。在一些实施例中，可藉由化学气相沉积工艺(例如，等离子增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺、或有机金属化学气相沉积(metalorganic chemical vapor deposition,MOCVD)工艺)、原子层沉积(atomic layerdeposition,ALD)工艺(例如，等离子增强原子层沉积(plasma enhanced atomic layerdeposition,PEALD)工艺)、其他适当的工艺、或上述的组合来形成第一介电层106。

在一些实施例中，第一介电层106的厚度可以为至300埃，但本发明实施例并不限于此。

接下来，如图4所示，在第一介电层106上形成第二介电层108，其中第二介电层108过填充开口104。部分的第二介电层108将在后续工艺中作为一部分的介电间隔物110a及110b(没有绘示于图4中，但可参照下述关于图5的说明)。用于形成第二介电层108的材料可相似于用于形成第一介电层106的材料，故于此不再赘述。在一些实施例中，第二介电层108及第一介电层106可以由相同的材料所形成。在其他实施例中，第二介电层108及第一介电层106可以由不同的材料所形成。

在一些实施例中，可藉由化学气相沉积工艺(例如，等离子增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺、或有机金属化学气相沉积(metalorganic chemical vapor deposition,MOCVD)工艺)、原子层沉积(atomic layerdeposition,ALD)工艺(例如，等离子增强原子层沉积(plasma enhanced atomic layerdeposition,PEALD)工艺)、旋转涂布玻璃(spin-on-glass,SOG)工艺、其他适当的工艺、或上述的组合来形成第一介电层106。

图5绘示出浮栅极介电层110c及一对介电间隔物110a及110b的形成。在一些实施例中，对第一介电层106及第二介电层108进行异向性回腐蚀工艺(anisotropicetchingback process)，以去除部分的第一介电层106及第二介电层108。如图5所示，在异向性回腐蚀工艺之后，位于开口104的底表面的第一介电层106作为浮栅极介电层110c，且位于开口104的相对侧壁的第一介电层106以及剩余的第二介电层108作为上述介电间隔物110a及110b。

在后续工艺中，上述介电间隔物110a及110b将用以创造具有一对尖端120a及120b的浮栅极120(没有绘示于图5中，但可参照下述关于图6的说明)，其中此对尖端120a及120b分别位于介电间隔物110a及110b之上。

如图5所示，在一些实施例中，在异向性回腐蚀工艺之后，介电间隔物110a可以具有倾斜侧壁110a’，且介电间隔物110b可以具有朝向倾斜侧壁110a’的倾斜侧壁110b’。上述这对倾斜侧壁110a’及110b’具有增加尖端120a及120b的尖锐度的好处(参照图6)。

在一些实施例中，在异向性回腐蚀工艺之后，上述这对介电间隔物110a及110b可以与遮罩层102具有相同的高度，如图5所示。换句话说，此对介电间隔物110a及110b的最顶部处与遮罩层102的顶表面位于同一水平，这也有助于提升尖端120a及120b的尖锐度(参照图6)。

在一些实施例中，上述异向性回腐蚀工艺可以是干腐蚀工艺，例如等离子腐蚀工艺(plasma etching process)、反应离子腐蚀工艺(reactive ion etching process)、其他适当的工艺、或上述的组合。

图6绘示出浮栅极120的形成。在一些实施例中，形成浮栅极120以填充开口104，其中浮栅极120设置在浮栅极介电层110c上，且位于介电间隔物110a及110b之间。上述浮栅极120、介电间隔物110a及110b、以及浮栅极介电层110c一起构成浮栅极结构200。此外，如图6所示，浮栅极120具有一对尖端120a及120b，此对尖端120a及120b各别位于上述介电间隔物110a及110b的倾斜侧壁110a’及110b’上。浮栅极120的尖端120a及120b可以增加浮栅极120及将于后续工艺中形成的控制栅极之间的电流，从而改善快闪存储器的性能(例如，缩短抹除时间)。

在一些实施例中，上述浮栅极120的材料包括多晶硅(poly-silicon)。在其他实施例中，上述浮栅极120的材料可以包括金属(例如，钨(tungsten)、钛(titanium)、铝(aluminum)、铜(copper)、钼(molybdenum)、镍(nickel)、铂(platinum)、类似材料、或上述的组合)、金属合金、金属氮化物(例如，氮化钨(tungsten nitride)、氮化钼(molybdenumnitride)、氮化钛(titanium nitride)、氮化钽(tantalum nitride)、类似材料、或上述的组合)、金属硅化物(例如，硅化钨(tungsten silicide)、硅化钛(titanium silicide)、硅化钴(cobalt silicide)、硅化镍(nickel silicide)、硅化铂(platinum silicide)、硅化铒(erbium silicide)、类似材料、或上述的组合)、金属氧化物(例如，氧化钌(rutheniumoxide)、氧化铟锡(indium tin oxide)、类似材料、或上述的组合)、其他适当的材料、或上述的组合。

举例来说，可以藉由化学气相沉积工艺(例如，低压化学气相沉积(LPCVD)工艺、等离子增强化学气相沉积(PECVD)工艺)、物理气相沉积(physical vapor deposition,PVD)工艺(例如，真空蒸发(vacuum evaporation)工艺、或溅射(sputtering)工艺)、其他适当的工艺、或上述的组合来形成上述浮栅极120。在一些实施例中，浮栅极120的材料可以形成为过填充开口104，且接着进行回腐蚀(etch back)或平坦化工艺(例如，化学机械抛光(chemical-mechanical-polishing,CMP)工艺)以去除位于开口104外的浮栅极120的材料的多余部分，以在开口104中形成浮栅极120。

在一些实施例中，如图6所示，浮栅极120可以具有平坦的顶表面120s。在平坦化工艺或回腐蚀工艺之后，此平坦的顶表面120s与上述介电间隔物110a及110b的最顶部处齐平。在一些实施例中，如图6所示，浮栅极120及介电间隔物110a及110b在剖面示意图中共同构成一矩形形状(rectangular shape)。

接下来，如图7所示，进行腐蚀工艺(例如，湿式腐蚀、干式腐蚀工艺、其他合适的工艺、或上述的组合)以选择性的从半导体基板100去除遮罩层102，而在腐蚀工艺之后，浮栅极结构200留在半导体基板100上。

如图7所示，介电间隔物110a及110b各可以具有底部宽度W1，且浮栅极结构200可以具有底部宽度W2，其中W2大于W1。当W1越小时，由于尖端120a及120b更尖锐，因此装置的抹除效率越好。

接着，如图8所示，在半导体基板100及浮栅极结构200上顺应性地形成栅极间介电层220。在一些实施例中，栅极间介电层220、介电间隔物110a及110b、以及浮栅极介电层110c完全地包覆浮栅极120。

在所绘示的实施例中，栅极间介电层220可以包括氧化硅。可以藉由氧化工艺、化学气相沉积工艺、其他适当的工艺、或上述的组合来形成上述氧化硅。举例来说，上述氧化工艺可以包括干式氧化工艺(例如:Si+O2→SiO2)、湿式氧化工艺(例如:Si+2H2O→SiO2+2H2)、或上述的组合。

在其他实施例中，栅极间介电层220可以包括高介电常数介电材料。此高介电常数介电材料可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料的其它高介电常数介电材料、或的述组合。举例来说，可藉由化学气相沉积工艺(例如，等离子增强化学气相沉积(PECVD)工艺、或有机金属化学气相沉积(MOCVD)工艺)、原子层沉积(ALD)工艺(例如，等离子增强原子层沉积(PEALD)工艺)、物理气相沉积工艺(例如，真空蒸发(vacuum evaporation)工艺、或溅射(sputtering)工艺)、其他适当的工艺、或上述的组合来形成此高介电常数介电材料。

在一些实施例中，栅极间介电层220的厚度可以为50埃至250埃，但本发明实施例并不限于此。

图9绘示出控制栅极300的形成。在一些实施例中，控制栅极300形成在栅极间介电层220上。更具体而言，如图9所示，控制栅极300覆盖介电间隔物110a，且控制栅极300没有覆盖介电间隔物110b。应注意的是，控制栅极300藉由栅极间介电层220与浮栅极结构200分开。在所绘示的实施例中，上述控制栅极300包括多晶硅。在其他实施例中，上述控制栅极300的材料可以包括金属(例如，钨(tungsten)、钛(titanium)、铝(aluminum)、铜(copper)、钼(molybdenum)、镍(nickel)、铂(platinum)、类似材料、或上述的组合)、金属合金、金属氮化物(例如，氮化钨(tungsten nitride)、氮化钼(molybdenum nitride)、氮化钛(titaniumnitride)、氮化钽(tantalum nitride)、类似材料、或上述的组合)、金属硅化物(例如，硅化钨(tungsten silicide)、硅化钛(titanium silicide)、硅化钴(cobalt silicide)、硅化镍(nickel silicide)、硅化铂(platinum silicide)、硅化铒(erbium silicide)、类似材料、或上述的组合)、金属氧化物(例如，氧化钌(ruthenium oxide)、氧化铟锡(indium tinoxide)、类似材料、或上述的组合)、其他适当的材料、或上述的组合。

在一些实施例中，可以藉由沉积工艺且接着进行图案化工艺来形成控制栅极300。上述沉积工艺可以包括化学气相沉积工艺(例如，低压化学气相沉积(LPCVD)工艺、或等离子增强化学气相沉积(PECVD)工艺)、物理气相沉积工艺(例如，真空蒸发工艺、溅射工艺)、其他适当的工艺、或上述的组合。上述图案化工艺可以包括腐蚀工艺。

图9亦绘示出一对源极/漏极区400的形成。在一些实施例中，藉由将离子注入至半导体基板100中以形成上述源极/漏极区400。浮栅极结构200和控制栅极300位于此对源极/漏极区400之间。

在本实施例中，半导体基板100为p型基板，且源极/漏极区400藉由在半导体基板100内注入n型掺杂物所形成，例如磷(phosphorous,P)或砷(arsenic,As)。在其他实施例中，半导体基板100为n型基板，且源极/漏极区400藉由在半导体基板100内注入p型掺杂物所形成，例如硼(B)。半导体基板100的导电类型与源极/漏极区400的导电类型相反。

如图9所示，快闪存储器10包括半导体基板100、位于半导体基板100上的浮栅极结构200、覆盖浮栅极结构200的侧壁及顶表面的栅极间介电层220、以及位于栅极间介电层220上的控制栅极300。上述浮栅极结构200包括位于半导体基板100上的浮栅极介电层110c、位于浮栅极介电层110c上的一对介电间隔物110a及110b，其中此对介电间隔物110a及110b具有朝向彼此的倾斜侧壁110a’及110b’、以及位于浮栅极介电层110c上，且位于此对介电间隔物110a及110b之间的浮栅极120。上述浮栅极120具有一对尖端120a及120b，此对尖端120a及120b分别位于介电间隔物110a及110b的倾斜侧壁110a’及110b’上。装置的抹除效率取决于尖端120a及120b的尖锐程度。上述倾斜侧壁110a’及110b’具有增加尖端120a及120b的尖锐度的好处，从而改善快闪存储器10的性能。

在一些实施例中，此对介电间隔物110a及110b的最顶部处与遮罩层102的顶表面位于同一水平，这也有助于提升尖端120a及120b的尖锐度，从而进一步增加快闪存储器10的性能。

图10、图11是根据一些实施例，绘示出用于形成图11中的快闪存储器20的另一示例方法的各个中间阶段的剖面示意图。为了清楚起见，相似或相同的元件及工艺将使用相同的参照符号。为了简明的目的，此处不再重复对这些工艺及装置的描述。

除了形成额外的氧化物结构(oxide structure)140以进一步使浮栅极的尖端更尖锐以外，快闪存储器20相似于快闪存储器10。如此一来，浮栅极120’即具有凹陷的顶表面120s’，且快闪存储器20的浮栅极120’的尖端120a’及120b’较图9的快闪存储器10的浮栅极120的尖端120a及120b更尖锐。

参照图10，在形成如图6所述的浮栅极120之后，在去除遮罩层102之前，在浮栅极120’的顶表面上形成氧化物结构140。如图10所示，在一些实施例中，对浮栅极120进行氧化工艺，以形成浮栅极120’及位于浮栅极120’上的氧化物结构140，其中浮栅极120’具有凹陷的顶表面120s’，且浮栅极120’的最顶部处与上述介电间隔物110a及110b的最顶部处位于同一水平。上述浮栅极120’的尖端120a’及120b’较图9的快闪存储器10的尖端120a及120b更尖锐，因此将于后续工艺中形成的快闪存储器20相较于快闪存储器10具有更佳的抹除效率。

接下来，去除遮罩层102，并且对图10中所示的结构进行相似于图7至图9所述的工艺的一系列工艺，以完成如图11中所示的快闪存储器20。

如图11所示，快闪存储器20包括半导体基板100、位于半导体基板100上的浮栅极结构200’、覆盖浮栅极结构200’的侧壁及顶表面的栅极间介电层220、以及位于栅极间介电层220上的控制栅极300。上述浮栅极结构200’包括位于半导体基板100上的浮栅极介电层110c、位于浮栅极介电层110c上的一对介电间隔物110a及110b，其中此对介电间隔物110a及110b具有朝向彼此的倾斜侧壁110a’及110b’、以及位于浮栅极介电层110c上，且位于此对介电间隔物110a及110b之间的浮栅极120’。上述浮栅极120’具有一对尖端120a’及120b’，此对尖端120a’及120b’分别位于介电间隔物110a及110b的倾斜侧壁110a’及110b’上。上述倾斜侧壁110a’及110b’具有增加尖端120a’及120b’的尖锐度的好处，从而改善快闪存储器20的性能。

在一些实施例中，此对介电间隔物110a及110b的最顶部处与遮罩层102的顶表面位于同一水平，这也有助于提升尖端120a’及120b’的尖锐度，从而进一步改善快闪存储器20的性能。

在一些实施例中，上述浮栅极结构200’还包括位于浮栅极120’及栅极间介电层220之间的氧化物结构140。在此实施例中，浮栅极120’具有凹陷的顶表面120s’，这可以进一步使尖端120a’及120b’更尖锐。在此实施例中，浮栅极120’的最顶部处与上述介电间隔物110a及110b的最顶部处位于同一水平。如此一来，即可更进一步改善快闪存储器20的抹除效率。

综合上述，本发明实施例的快闪存储器元件包括一对介电间隔物，此对介电间隔物用以创造具有一对尖锐尖端的浮栅极。此对尖锐尖端可以增加浮栅极及控制栅极之间的电流，从而改善快闪存储器的性能(例如，缩短抹除时间)。

以上概略说明了本发明数个实施例的特征，使所属技术领域内技术人员对于本发明可更为容易理解。任何所属技术领域内技术人员应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本发明实施例的目的及/或获得相同的优点。任何所属技术领域内技术人员亦可理解与上述等同的结构或工艺并未脱离本发明的精神及保护范围内，且可在不脱离本发明的精神及范围内，当可作更改、替代与润饰。