具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。

非易失性存储器(NVM)的应用越来越普遍，目前市场上常用的两种非易失性闪存技术为NOR闪存技术和NAND闪存技术。其中，在NOR闪存技术中，浮栅NOR闪存单元的应用已经较为广泛，传统的浮栅NOR闪存单元的截面结构示意图如图1所示。本申请中的半导体结构可以是对传统的浮栅NOR闪存单元所做的改进。

传统的浮栅NOR闪存单元中，浮栅22用于捕获、存储和释放电子。其中，捕获电子和释放电子分别对应于NOR闪存单元的写入操作和擦除操作。

具体地，当对NOR闪存单元进行擦除操作时，可以在阱区施加一个较高的正电压，将存储在浮栅22中的大部分电子吸引到阱区中，以得到一个与普通晶体管几乎相同的晶体管。此时，对控制栅24施加第一电压VDD，当第一电压VDD的值大于阈值电压Vt(thresholdvoltage)时，NOR闪存单元被导通，源极3和漏极4之间产生饱和电流。此时，NOR闪存单元的读值为1。

当对NOR闪存单元进行写入操作时，先在控制栅24上施加一适当的正电压，将阱区的部分电子吸附到浮栅22中。由于浮栅22上下均设置有绝缘层，所以，这部分电子会被锁存到浮栅22中，形成一个负压区。当在控制栅24上施加第一电压VDD时，浮栅22中的电子形成的负压区会抵消部分第一电压VDD，使得栅极结构上的实际电压小于阈值电压Vt，从而无法在源极3和漏极4之间形成电流通道，无法产生饱和电流。此时，NOR闪存单元的读值为0。

但是，传统的浮栅NOR闪存单元在进行擦除操作时，需要借助于额外的电路结构向阱区施加正电压，并且电路结构比较复杂，速度受到电路响应时间的限制，而且不利于减小半导体结构的体积。为了提高NOR闪存单元擦除和吸入的速度，简化半导体结构，减小体积，本申请的一个实施例提出了一种半导体结构，如图2所示，包括：衬底11，所述衬底11内形成有阱区；浮栅晶体管结构，位于所述衬底11上，且覆盖部分所述阱区；体偏压结构5，位于所述衬底11中，且位于所述晶体管结构的一侧，所述体偏压结构5与所述阱区电连接。

作为示例，以图2所示的半导体结构为浮栅NOR闪存单元为例进行说明。阱区形成于衬底11各个部分。在进行擦除操作时，可以利用与阱区相连的体偏压结构5，向阱区施加正向偏压，从而将浮栅22中的电子吸附至阱区中，以得到一个与普通晶体管几乎相同的晶体管。当对控制栅24施加第一电压VDD，并且第一电压VDD大于阈值电压Vt时，NOR闪存单元导通，源极3和漏极4之间产生饱和电流。此时，NOR闪存单元的读值为1。

在进行写入操作时，通过体偏压结构5向阱区施加负向偏压，以将阱区中的电子排斥向浮栅22，部分电子通过隧穿效应进入浮栅并被锁存在浮栅22内，形成负压区。当对控制栅24施加第一电压VDD，并且第一电压VDD大于阈值电压Vt时，浮栅22处的负压区会抵消部分第一电压VDD，使得栅极2结构上的实际电压小于阈值电压Vt，从而无法在源极3和漏极4之间形成电流通道，无法产生饱和电流。此时，NOR闪存单元的读值为0。

综上可知，本实施例中的半导体结构利用与阱区电连接的体偏压结构5向阱区施加正向偏压或负向偏压，以完成对半导体结构的擦除或写入，简化了NOR闪存单元的结构，缩小了NOR闪存单元结构的体积，提高了NOR闪存单元的响应速度。

在一个实施例中，所述体偏压结构5与所述电压产生器电连接。通过电压产生器向体偏压结构5提供正向偏压或负向偏压。

在一个实施例中，如图2所示，浮栅晶体管结构包括栅极2、源极3及漏极4，所述源极3及所述漏极4分别位于所述栅极2相对的两侧；所述半导体结构还包括：衬底介质层12，位于所述衬底11的上表面；所述栅极2、所述源极3及所述漏极4均位于所述衬底介质层12上。

其中，衬底介质层12将浮栅晶体管结构和衬底11完全分隔开，可以在晶体管关断时，有效抑制源极3的电子通过阱区向漏极4移动，从而减小漏电流，降低系统功耗。此外，衬底介质层12还可以大幅降低源极3和漏极4之间的寄生电容。作为示例，衬底介质层12可以是埋入式氧化层。

在一个实施例中，如图2所示，半导体结构还包括全耗尽沟道层13。全耗尽沟道层13位于所述栅极2与所述衬底介质层12之间，且位于所述源极3和漏极4之间。

通过在源极3和漏极4之间设置全耗尽沟道层13，可以显著减小短沟道效应，使得半导体结构具有良好的等比例缩小特性和近于理想的亚阈摆幅。与传统的浮栅22半导体结构相比，本实施例中半导体结构的静电控制性更好，变异性更小，且速度更快、功耗更低。

在一个实施例中，请继续参考图2，栅极2包括：栅极2叠层结构，位于所述全耗尽沟道层13的上表面；所述栅极2叠层结构包括由下至上依次叠置的隧穿介质层21、浮栅22、控制介质层23和控制栅24；栅极侧墙25，位于所述栅极2叠层结构相对的两侧。

其中，隧穿介质层21可以包括氧化层，浮栅22和控制栅24可以包括多晶硅层，例如，浮栅22和控制栅24均可以是多晶硅栅极2。控制介质层23可以是氧化层，也可以是由下至上依次叠置的第一氧化层231、氮化层232和第二氧化层233所组成的ONO层，如图3所示。通过在浮栅22的上方和下方设置氧化层或ONO层，将浮栅22与其他导电层隔离开，使得电子从衬底11的阱区中隧穿至浮栅22后，不会轻易流失，而是被锁存至浮栅22中，从而形成负压区。

在一个实施例中，如图2所示，半导体结构还包括浅沟道隔离结构，位于所述浮栅晶体管结构的两侧，将所述晶体管结构与所述体偏压结构5隔开。

作为示例，半导体结构包括第一浅沟槽隔离结构61、第二浅沟槽隔离结构62和第三浅沟槽隔离结构63。其中，浮栅晶体管结构和衬底介质层12位于第一浅沟槽隔离结构61和第二浅沟槽隔离结构62之间，体偏压结构5位于第二浅沟槽隔离结构62和第三浅沟槽隔离结构63之间。第二浅沟槽隔离结构62将浮栅晶体管结构和体偏压结构5分隔开，体偏压结构5与浮栅晶体管结构下方的阱区电连接。

在一个实施例中，如图4所示，半导体结构中的浮栅晶体管结构包括栅极2、源极3及漏极4，半导体结构还包括衬底介质层12及全耗尽沟道层13，其中，所述衬底介质层12位于所述衬底11上表面，所述全耗尽沟道层13位于所述衬底介质层12上表面；所述栅极2、所述源极3及所述漏极4均位于所述所述全耗尽沟道层13上表面，且所述源极3及所述漏极4分别位于所述栅极2相对的两侧。

在本实施例中，源极3和漏极4设置于全耗尽沟道层13上表面。具体地，源极3和漏极4可以采用外延工艺进行制备，其目的在于提升饱和电流。随着半导体结构的不断微缩，图2所示结构中的源极3和漏极4的体积也在不断缩小，导致饱和电流不断下降，半导体器件的开关速度变慢。本实施例中的半导体结构，通过外延式设置源极3和漏极4，可以使得源极3和漏极4的体积不再受限于全耗尽沟道层13的厚度，可以在全耗尽沟道层13的上方适当扩大源极3和漏极4的体积，增大晶体管导通时通过全耗尽沟道层13的载流子数量，提高饱和电流，提高半导体器件的开关速度。再加上通过体偏压结构5向阱区施加正负偏压进行擦除或写入，本实施例中

本申请的一个实施例还公开了一种半导体结构的制备方法，如图5所示包括：

S11：提供衬底11，所述衬底11内形成有阱区；

S12：于所述衬底11上形成浮栅晶体管结构，并于所述衬底11内形成体偏压结构5；所述浮栅晶体管结构覆盖部分所述阱区；所述体偏压结构5位于所述浮栅晶体管结构一侧，并与所述阱区电连接。

在步骤S11中，阱区可以分布衬底11的各个部分，也可以集中分布于衬底11中与浮栅晶体管结构相对应的部分，即位于浮栅晶体管结构的正下方，至少与浮栅晶体管结构的栅极2相对应。通过对阱区分布的面积进行压缩，可以提高阱区中的电子浓度，并且，还可以加强阱区与栅极2的对应关系，降低从阱区向浮栅22提供电子的难度，即向阱区施加较低的负向偏压即可实现电子隧穿至浮栅22。

在步骤S12中，形成浮栅晶体管结构之前还包括：于衬底11上方形成衬底介质层12。衬底介质层12用于将浮栅晶体管结构和衬底11完全分隔开，以减小漏电流，以及降低源极3和漏极4之间的寄生电容。作为示例，衬底介质层12可以是埋入式氧化层。

形成浮栅晶体管结构的步骤包括：于衬底介质层12上表面形成源极3和漏极4，源极3和漏极4通过全耗尽沟道层13连接；于全耗尽沟道层13上方形成栅极2。具体地，栅极2包括栅极2叠层结构和栅极侧墙25，其中，栅极2叠层结构包括由下至上依次叠置的隧穿介质层21、浮栅22、控制介质层23和控制栅24；栅极侧墙25位于栅极2叠层结构相对的两侧。

体偏压结构5形成于衬底11中，且与浮栅晶体管结构之间通过前沟道隔离结构分隔开。其中，体偏压结构5与阱区电连接。作为示例，体偏压结构5与阱区之间的连接方式可以是通过金属线，或者通过其他导电材料层进行电连接。

在一个实施例中，将体偏压结构5与电压产生器相连接。其中，电压产生器用于提供电压，施加于体偏压结构5上，由于体偏压结构5与阱区电连接，所以电压发生器提供的电压可以作用于阱区上。例如，电压产生器可以产生负向偏压，以将阱区中的电子排斥向浮栅22，通过隧穿效应进入浮栅22；或者，电压产生器可以产生正向偏压，以将浮栅22中的电子吸附至阱区中。

作为示例，可以通过上述方法制备浮栅NOR闪存单元，以提高NOR闪存单元的擦除和写入速度，简化NOR闪存单元的结构。

通过上述方法制备得到的半导体结构，可以通过体偏压结构5对阱区施加正向偏压或负向偏压，以实现擦除或写入操作。相比于传统的施压电路，本申请利用体偏压结构5与阱区之间的电连接关系，或者在体偏压结构5和阱区之间建立电连接关系，方便快捷地向阱区提供正压或负压，精简了半导体结构，提高了半导体结构的擦除和写入速度。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。