阅读说明：本技术 一种三层阶梯状沟槽晶体管的制造工艺 (Manufacturing process of three-layer step-shaped groove transistor ) 是由 严立巍 陈政勋 李景贤 于 2020-05-28 设计创作，主要内容包括：本发明公开一种三层阶梯状沟槽晶体管的制造工艺,包括以下步骤：在硅片基板上蚀刻出第一沟槽；将硅片基板置于氧化炉管中进行氧化操作,并在第一沟槽的内侧壁生成氧化硅保护层；以化学气相沉积工艺,在第一沟槽的氧化硅保护层上沉积形成氮化硅薄膜层；以含氟气体进行电浆化处理,形成侧壁；随后在第一沟槽的底部向下继续蚀刻硅片基板的Si层,形成第二沟槽；以O<Sub>2</Sub>电浆工艺,去除位于第一沟槽底部的氮化硅薄膜层,形成双沟槽结构。多沟槽设计结构在同样封装体积取得更大的晶体管面积,使得多沟槽的静态电流通过以及承载高电压能力均得以增加,其极大化有效的电晶体面积能够提升2-4倍。(The invention discloses a manufacturing process of a three-layer ladder-shaped groove transistor, which comprises the following steps: etching a first groove on a silicon wafer substrate; placing the silicon wafer substrate in an oxidation furnace tube for oxidation operation, and generating a silicon oxide protective layer on the inner side wall of the first groove; depositing a silicon nitride film layer on the silicon oxide protective layer of the first groove by a chemical vapor deposition process; using fluorine-containing gas to perform plasma treatment to form a sidewall; then, continuously etching the Si layer of the silicon wafer substrate downwards at the bottom of the first groove to form a second groove; with O 2 And (3) removing the silicon nitride film layer at the bottom of the first groove by using a plasma process to form a double-groove structure. The multi-groove design structure obtains larger transistor area in the same packaging volume, so that the static current passing and high voltage bearing capacity of the multi-groove structure are increased, and the maximized effective transistor area can be increased by 2-4 times.)

一种三层阶梯状沟槽晶体管的制造工艺

技术领域

本发明属于晶片生产技术领域，具体涉及一种三层阶梯状沟槽晶体管的制造工艺。

背景技术

半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，也同时减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。IC性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。

现在一般在MOSFET and IGBT元件制作工艺中需要对晶体管进行开槽，目前工艺，只进行完成蚀刻单个浅沟槽。如图1所示，为现有工艺中生产的单沟槽晶体管，在晶体管器件尺寸一定时，而单沟槽晶体管的沟槽有效面积是工艺方法所决定的(目前MOSFET andIGBT元件制作方法中，其能达到的有效面积已经是极限)，进而导致在单位体积的表面能够蚀刻的浅沟槽条数有限，形成的单沟槽壁的有效接触面积有限，限制了通过单沟槽的静态电流通过以及承载高电压能力，而从而使晶体管材的整体性能较差。

同时有效的晶体管面积的大小是具关键性，单浅沟槽只能具有固定有限的电子特性。

发明内容

针对现有技术的不足，本发明的目的在于提供一种三层阶梯状沟槽晶体管的制造工艺，解决了现有技术中单沟槽晶体管的通电能力以及承载高电压能力有限的技术问题。

本发明的目的可以通过以下技术方案实现：

一种三层阶梯状沟槽晶体管的制造工艺，包括以下步骤：

S1、选用硅片基板，并在硅片基板上蚀刻出第一沟槽，形成初加工晶体管，同时清洗去除第一沟槽侧壁的杂质；

S2、将初加工晶体管置于氧化炉管中进行氧化操作，以便在第一沟槽的内侧壁生成厚度为的氧化硅保护层；

S3、以电浆激发化学气相沉积工艺或低压力化学气相沉积法，在第一沟槽的氧化硅保护层上沉积形成氮化硅薄膜层；

S4、以含氟气体进行电浆化处理，并提供偏压电位，将形成的氮化硅薄膜层作为侧壁，并将蚀刻停止在氧化硅保护层上；

S5、以第一沟槽侧壁蚀刻出的氮化硅薄膜层作为硬掩模，随后在第一沟槽的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第二沟槽；

S5.1、对蚀刻有第二沟槽的晶体管，通过磷酸液将第一沟槽上残留的氮化硅薄膜层进行完全蚀刻，并清洗去除第二沟槽侧壁的杂质；

S6、将晶体管置于温度为900-1050℃的氧化炉管中进行氧化操作，以便在第二沟槽的内侧壁生成厚度为的氧化硅保护层；

S7、以化学气相沉积法，在第二沟槽的氧化硅保护层上均匀覆盖形成有机硅隔离层；

S8、以含氟气体进行电浆化处理，并提供偏压电位，将形成的有机硅隔离层作为侧壁，并将蚀刻停止在氧化硅保护层上；

S9、以第二沟槽侧壁蚀刻出的有机硅隔离层作为硬掩模，随后在第二沟槽的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第三沟槽，并清洗去除第三沟槽侧壁的杂质，获得三层阶梯状沟槽晶体管。

进一步的，所述S2中采用的氧化炉管中氧化操作的温度为900-1050℃。

进一步的，所述S3中所述氮化硅薄膜层与氧化硅保护层的蚀刻比大于10:1。

进一步的，所述S3中采用的电浆激发化学气相沉积工艺是在400-800℃温度下，以SiH₂Cl₂+NH₃为原料进行沉积操作。

进一步的，所述S6中以化学气相沉积法使用有机前驱物，在第一沟槽的氧化硅保护层上均匀覆盖形成有机硅隔离层。

进一步的，在每次形成沟槽后，先进行清洗以去除杂质再进行下一步操作。

进一步的，所述S4之后且S5之前，通过氢氟酸去除位于氮化硅薄膜层之间的第一沟槽底端的氧化硅保护层。

进一步的，所述S8之后且S9之前，通过氢氟酸去除位于氮化硅薄膜层之间的第二沟槽底端的氧化硅保护层。

进一步地，完成所述S9之后，进行以下步骤：

S10、通过氢氟酸去除第一沟槽以及第二沟槽上的氧化硅保护层和残留的有机硅隔离层，再次晶体管置于温度为900-1050℃的氧化炉管中进行氧化操作，以便在第一沟槽、第二沟槽以及第三沟槽上均匀覆盖厚度为的氧化硅保护层。

进一步地，完成所述S10之后，进行以下步骤：

S11、对第一沟槽、第二沟槽以及第三沟槽掺杂磷或砷的多晶硅，使得多晶硅对第一沟槽、第二沟槽以及第三沟槽进行完全填充；

S12、将处于第一沟槽外的多余多晶硅施以CMP或者全面蚀刻工艺进行去除完全，以便于第一沟槽外的多晶硅平坦化，获得具有三层阶梯状沟槽的成型晶体管。

本发明的有益效果：

本申请依序以氮化硅及聚合物为隔离边层(Spacer)组合，进行三阶梯状沟槽工艺，三沟槽设计结构在同样封装体积取得更大的晶体管面积，使得三沟槽的静态电流通过以及承载高电压能力均得以增加，从而使晶体管材的整体性能得到较大提成，其极大化有效的电晶体面积能够提升2-4倍。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例的现有单沟槽晶体管结构示意图；

图2是本发明实施例的S1步骤成型结构示意图；

图3是本发明实施例的S2步骤成型结构示意图；

图4是本发明实施例的S3步骤成型结构示意图；

图5是本发明实施例的S4步骤成型结构示意图；

图6是本发明实施例的S4.1步骤成型结构示意图；

图7是本发明实施例的S5步骤成型结构示意图；

图8是本发明实施例的S5.1步骤成型结构示意图；

图9是本发明实施例的S6步骤成型结构示意图；

图10是本发明实施例的S7步骤成型结构示意图；

图11是本发明实施例的S8步骤成型结构示意图；

图12是本发明实施例的S8.1步骤成型结构示意图；

图13是本发明实施例的S9步骤成型结构示意图；

图14是本发明实施例的S10步骤结构示意图；

图15是本发明实施例的S10步骤成型结构示意图；

图16是本发明实施例的S11步骤成型结构示意图；

图17是本发明实施例的S12步骤成型结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本实施例提供一种利用氮化硅隔离层生成双沟槽晶体管的工艺方法，包括以下步骤：

S1、如图2所示，选用硅片基板，并在硅片基板上蚀刻出第一沟槽11，形成初加工晶体管1，同时清洗去除第一沟槽11侧壁的杂质。

S2、如图3所示，将初加工晶体管1置于温度为900-1050℃的氧化炉管中进行氧化操作，以便在第一沟槽11的内侧壁生成厚度为的氧化硅保护层101，同时在第一沟槽11所在的上方也形成氧化硅保护层101。

S3、如图4所示，以电浆激发化学气相沉积工艺(PECVD)或低压力化学气相沉积法(LPCVD)，例如采用PECVD时，在400-800℃温度下，以SiH₂Cl₂+NH₃为原料进行沉积操作，形成机理为：

3SiH₂Cl₂+4NH₃→Si₃N₄+6HCl+6H₂

随后在氧化硅保护层101上均匀覆盖氮化硅薄膜层102(即氮化硅隔离层)，其中氮化硅薄膜层102与氧化硅保护层101的蚀刻比大于10:1，达到

S4、如图5所示，以含氟气体进行电浆化处理，并提供偏压电位，将形成的氮化硅薄膜层102作为侧壁，此时硅片基板上层蚀刻停止在氧化硅保护层101上。

S4.1、如图6所示，通过氢氟酸去除位于氮化硅薄膜层102之间的第一沟槽11底端的氧化硅保护层101。

S5、如图7所示，以第一沟槽11侧壁蚀刻出的氮化硅薄膜层102作为硬掩模(hardmask)，随后在第一沟槽11的底部以干蚀刻工艺继续蚀刻(etch)硅片基板的Si层，形成第二沟槽12。

S5.1、如图8所示，对蚀刻有第二沟槽12的晶体管1，通过磷酸液将第一沟槽11上残留的氮化硅薄膜层102进行完全蚀刻，并清洗去除第二沟槽12侧壁的杂质。

S6、如图9所示，将晶体管1置于温度为900-1050℃的氧化炉管中进行氧化操作，以便在第二沟槽的内侧壁生成厚度为的氧化硅保护层101。

S7、如图10所示，以化学气相沉积法使用有机前驱物或者使用旋转涂布聚合物法，在第二沟槽12的氧化硅保护层101上均匀覆盖形成有机硅薄膜层103，此时在有机硅薄膜层103形成的同时，第一沟槽11的内侧壁也同时存在有机硅薄膜层103。

S8、如图11所示，以含氟气体进行电浆化处理，并提供偏压电位，将形成的氮有机硅薄膜层103作为侧壁，此时硅基板上层蚀刻停止在第二沟槽12的氧化硅保护层101上。

S8.1、如图12所示通过氢氟酸去除位于氮化硅薄膜层103之间的第二沟槽12底端的氧化硅保护层101。

S9、如图13所示，以第二沟槽12侧壁蚀刻出的有机硅隔离层103作为硬掩模，随后在第二沟槽12的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第三沟槽13，并清洗去除第三沟槽13侧壁的杂质，获得三层阶梯状沟槽晶体管。

S10、如图14所示，通过氢氟酸去除第一沟槽11以及第二沟槽12上的氧化硅保护层101和残留的有机硅隔离层103，如图15所示，再次晶体管1置于温度为900-1050℃的氧化炉管中进行氧化操作，以便在第一沟槽11、第二沟槽12以及第三沟槽13上均匀覆盖厚度为的氧化硅保护层101。

S11、如图16所示，对第一沟槽11、第二沟槽12以及第三沟槽13掺杂磷或砷的多晶硅104，使得多晶硅104对第一沟槽11、第二沟槽12以及第三沟槽13进行完全填充。

S12、如图17所示，将处于第一沟槽11外的多余多晶硅104施以CMP或者全面蚀刻工艺进行去除完全，以便于第一沟槽11外的多晶硅104平坦化，获得具有三层阶梯状沟槽的成型晶体管。

综上所述，本申请依序以氮化硅及聚合物为隔离边层(Spacer)组合，进行三阶梯状沟槽工艺，三沟槽设计结构在同样封装体积取得更大的晶体管面积，使得三沟槽的静态电流通过以及承载高电压能力均得以增加，从而使晶体管材的整体性能得到较大提成，其极大化有效的电晶体面积能够提升2-4倍。

在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。