阅读说明：本技术 集成电路布局以及具有双重图案的方法 (Integrated circuit layout and method with double patterns ) 是由 谢铭峰 刘如淦 谢弘璋 高蔡胜 辜耀进 于 2013-11-22 设计创作，主要内容包括：本发明提供了用于集成电路(IC)的方法的一个实施例。该方法包括通过第一光刻工艺在衬底上形成心轴图案；在心轴图案的侧壁上形成第一间隔件图案；去除心轴图案；在第一间隔件图案的侧壁上形成第二间隔件图案；去除第一间隔件图案；以及将第二间隔件图案用作蚀刻掩模来蚀刻衬底。本发明还公开了集成电路布局以及具有双重图案结构的方法。(One embodiment of a method for an Integrated Circuit (IC) is provided. The method includes forming a mandrel pattern on a substrate through a first photolithography process; forming a first spacer pattern on sidewalls of the mandrel pattern; removing the mandrel pattern; forming a second spacer pattern on sidewalls of the first spacer pattern; removing the first spacer pattern; and etching the substrate using the second spacer pattern as an etch mask. The invention also discloses an integrated circuit layout and a method with a double-pattern structure.)

集成电路布局以及具有双重图案的方法

本申请是于2013年11月22日提交的申请号为201310601880.3，名称为“集成电路布局以及具有双重图案的方法”的分案申请。

技术领域

本发明涉及半导体技术领域，更具体地，涉及集成电路布局以及具有双重图案结构的方法。

背景技术

半导体技术不断地发展至更小的部件尺寸，例如低至28纳米、20纳米以及更低的部件尺寸。各种具有小部件尺寸的集成电路(IC)部件通过各种技术形成在半导体晶圆上。例如，双重图案用于形成具有小间距的多个部件。然而，并没有通过双重图案制造不规则图案的有效方法。

因此，需要一种方法和光掩模结构以提供用于解决上述问题的先进的IC技术的有效IC设计和制造。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种用于集成电路(IC)的方法，包括：

通过第一光刻工艺在衬底上形成心轴图案；

在所述心轴图案的侧壁上形成第一间隔件图案；

去除所述心轴图案；

在所述第一间隔件图案的侧壁上形成第二间隔件图案；

去除所述第一间隔件图案；以及

将所述第二间隔件图案用作蚀刻掩模来蚀刻所述衬底。

在可选实施例中，所述方法还包括：通过第二光刻工艺在所述第二间隔件图案上形成切割图案；以及，在蚀刻所述衬底之前，去除所述切割图案的开口内的所述第二间隔件图案的部分。

在可选实施例中，蚀刻所述衬底包括：在所述衬底中形成沟槽图案，并且所述沟槽图案包括具有可变节距的多个岛状部件。

在可选实施例中，所述心轴图案包括多个第一部件，所述多个第一部件具有第一宽度L并且以第一间距S间隔开；所述第一间隔件图案包括多个第二部件，每个所述第二部件均具有第二宽度b；所述第二间隔件图案包括多个第三部件，每个所述第三部件均具有第三宽度c；以及，所述可变节距由参数L、S、b和c共同确定。

在可选实施例中，所述沟槽图案中的所述多个岛状部件包括彼此不同的第一节距P1和第二节距P2。

在可选实施例中，P1等于b和c的和；以及，P2等于L-c。

在可选实施例中，所述可变节距由参数L、S、b和c共同确定包括：根据P2＝L-c确定L和c；以及，根据P1＝b+c确定b。

在可选实施例中，所述方法还包括：根据S＝L-2c确定S。

在可选实施例中，所述岛状部件还包括第三节距P3，并且根据S＝P3-c来确定第一间距S。

在可选实施例中，所述心轴图案的形成包括：在所述衬底上沉积心轴材料层；以及，通过进一步包括以下步骤的工序来图案化所述心轴材料层：在所述心轴材料层上涂布光刻胶层；使用限定具有所述第一间距S和所述第一宽度L的所述心轴图案的掩模对所述光刻胶层执行曝光工艺；显影所述光刻胶层以形成具有开口的光刻胶图案；以及，穿过所述光刻胶图案的开口蚀刻所述心轴材料层，从而形成所述心轴图案。

在可选实施例中，在所述心轴图案的侧壁上形成所述第一间隔件图案包括：在所述衬底和所述心轴图案上沉积具有等于b的第一厚度的第一间隔件材料层；以及，对所述第一间隔件材料层执行第一各向异性蚀刻，从而形成所述第一间隔件图案。

在可选实施例中，在所述第一间隔件图案的侧壁上形成所述第二间隔件图案包括：在所述衬底和所述第一间隔件图案上沉积具有等于c的第二厚度的第二间隔件材料层；以及，对所述第二间隔件材料层执行第二各向异性蚀刻，从而形成所述第二间隔件图案。

在可选实施例中，所述心轴图案中的所述第一部件包括第一间距S1和大于S1的第二间距S2；以及，将所述第二宽度b确定为小于S2/2并且至少等于S1/2，从而使得具有所述第一间距的邻近的两个所述第二部件合并在一起。

在可选实施例中，去除所述切割图案的开口内的所述第二间隔件图案的部分包括去除邻近的两个所述第二部件。

根据本发明的另一实施例，还提供了一种用于集成电路(IC)的方法，包括：

接收具有多个部件的IC布局；

确定所述多个部件中的节距；

基于所述部件中的所述节距来确定掩模参数和工艺参数；以及

根据所述掩模参数来制造掩模。

在可选实施例中，所述方法还包括：根据所述工艺参数并且使用所述掩模来制造晶圆。

在可选实施例中，所述掩模参数包括在所述部件中限定的宽度L和间距S；以及，所述工艺参数包括将要沉积在所述晶圆上的第一间隔件材料层的第一厚度b以及将要沉积在所述晶圆上的第二间隔件材料层的第二厚度c。

在可选实施例中，所述晶圆的制造包括：沉积具有所述第一厚度b的所述第一间隔件材料层；以及，对所述第一间隔件材料层进行第一各向异性蚀刻，从而形成第一间隔件图案。

在可选实施例中，所述晶圆的制造包括：沉积具有所述第二厚度c的所述第二间隔件材料层；以及，对所述第二间隔件材料层进行第二各向异性蚀刻，从而形成第二间隔件图案。

根据本发明的又一方面，还提供了一种用于集成电路(IC)的方法，包括：

接收具有多个部件的IC布局，所述多个部件具有彼此不同的第一节距P1和第二节距P2；

根据P2＝L-c确定第一工艺参数c，其中L为所述部件的第一宽度；以及

根据P1＝b+c确定第二工艺参数b。

在可选实施例中，所述方法还包括：制造晶圆，所述晶圆的制造进一步包括：根据所述IC布局在所述晶圆上形成心轴图案；沉积具有第一厚度b的第一间隔件材料层；执行第一各向异性蚀刻以在所述心轴图案的侧壁上形成第一间隔件图案；去除所述心轴图案；沉积具有第二厚度c的第二间隔件材料层；执行第二各向异性蚀刻以在所述第一间隔件图案的侧壁上形成第二间隔件图案；去除所述第一间隔件图案；以及，将所述第二间隔件图案用作蚀刻掩模来蚀刻所述晶圆。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳理解本发明的方面。应该强调的是，根据工业中的标准实践，附图中的各个部件没有按比例绘制。实际上，为了清楚的讨论，示出的部件的尺寸可以任意增加或减少。

图1是根据本发明各方面构建的集成电路(IC)方法的实施例的流程图。

图2-10是在一个或多个实施例中的根据本发明各方面构建的并且处于各个制造阶段的半导体结构的截面图。

图11是在一个或多个实施例中的根据本发明各方面构建的半导体结构的截面图。

图12是根据本发明各方面构建的IC方法的实施例的流程图。

图13是在一个或多个其他实施例中的根据本发明各方面构建的半导体结构的截面图。

图14-17是在一个或多个实施例中的根据本发明各方面构建的且处于各个制造阶段的半导体结构的俯视图。

图18-22是在一个或多个实施例中的根据本发明各方面构建的且处于各个制造阶段的半导体结构的俯视图。

图23-29是在一个或多个实施例中的根据本发明各方面构建的且处于各个制造阶段的半导体结构的俯视图。

图30-36是在一个或多个实施例中的根据本发明各方面构建的且处于各个制造阶段的半导体结构的俯视图。

图37-38是在一个或多个实施例中的根据本发明各方面构建的且处于各个制造阶段的半导体结构的俯视图。

图39是根据本发明各方面构建的IC方法的另一实施例的流程图。

图40是根据本发明各方面构建的IC方法的另一实施例的流程图。

图41是在一个或多个实施例中的根据本发明各方面构建的切割图案的俯视图。

具体实施方式

可以理解，以下公开提供了许多不同的实施例或实例，以实施本发明的不同特征。下面将描述组件和布置的具体实例以简化本发明。当然它们仅为举例说明而并不旨在限制本发明。本发明可能在各个实例中重复参考数字和/或字母。该重复是为了简明和清楚的目的，并且其自身并非指代所讨论的各个实施例和/或结构之间的关系。

图1是在一个或多个实施例中的根据本发明各个方面构建的用于制造集成电路(IC)的方法20的流程图。图2-10是处于各个制造阶段的半导体结构100的截面图。半导体结构100是由方法20制造的半导体结构的一个实例。参考图1至图10共同描述方法20和半导体结构100。

方法20开始于操作22，在衬底102上形成硬掩模图案104。硬掩模图案104是伪图案并且将会在后续的制造阶段去除。硬掩模图案104也称为心轴图案104。衬底102包括诸如硅晶圆的半导体衬底。可选地，衬底102包括锗、硅锗或其他适合的半导体材料。衬底102也可包括诸如n型阱和p型阱的多个掺杂区。在一个实施例中，衬底102包括外延(或epi)半导体层。在另一实施例中，衬底102包括通过适合的技术(诸如称为注氧隔离(SIMOX)的技术)形成的用于隔离的隐埋介电材料层。在一些实施例中，衬底102可以为诸如绝缘体上硅(SOI)的绝缘体上半导体。

在操作22中，设计者接收或提供IC布局(或IC设计图案)。在一个实例中，设计者可为与分配为根据IC布局制造IC产品的半导体制造商分离的设计公司或者设计团队。在多个实施例中，半导体制造商能够制造光掩模(掩模)、半导体晶圆或者这两者。IC布局包括设计用于IC产品并且基于IC产品的规格的多个几何图案。例如，IC布局包括限定鳍状有源区结构的图案，其中，多个诸如鳍状场效应晶体管(FinFET)的IC器件形成在鳍状有源区结构上。在一个实施例中，IC图案限定在光掩模(掩模)中。

在本实施例中，心轴图案104限定多个开口，从而使得衬底102在开口内露出。在一个实施例中，心轴图案104的形成包括沉积诸如介电材料(例如氧化硅、氮化硅)的心轴材料层；形成光刻胶图案；以及将光刻胶层用作蚀刻掩模来蚀刻心轴材料层，从而形成心轴图案104。光刻胶图案包括对辐射束敏感的光刻胶材料，并且由光刻工艺来形成。在一个实例中，光刻工艺包括在心轴材料层上涂布光刻胶层，根据IC布局对光刻胶层实施光刻曝光工艺，以及对所曝光的光刻胶层进行显影以形成光刻胶图案。光刻曝光工艺使用诸如光(诸如紫外光-UV、深紫外光-DUV或超紫外光-EUV)的辐射束以化学地改变光刻胶层的曝光的部分。在本实施例中，光刻曝光工艺利用了具有限定于其上的IC布局的掩模。该掩模可为二元掩模、相移掩模(phase shift mask，PSM)或反射掩模(诸如用于EUV光刻曝光工艺的反射掩模)。

心轴图案104包括沿Y方向定向并且在垂直于Y方向的X方向上间隔开的多个第一部件。第一部件的实例也称作104，或者具体地分别称作104A、104B和104C。如图2中所示，第一部件104具有第一宽度L和第一间距S。特别地，第一宽度L可为常量或可选地为部件和部件之间变化的变量。类似地，第一间距S可为常量或可为在不同部件之间变化的变量。

方法20进行至操作24，在心轴图案104的侧壁上形成第一间隔件图案106，如图3所示。在一个实施例中，第一间隔件图案106的形成包括在衬底102和心轴图案104上沉积第一间隔件材料层，然后对第一间隔件材料层实施第一各向异性蚀刻，从而形成第一间隔件图案106。第一间隔件材料层可包括诸如氧化硅、氮化硅或碳化硅但不同于心轴材料层的介电材料以获得在第一各向异性蚀刻期间的蚀刻选择性。第一间隔件材料层的沉积包括诸如化学汽相沉积(CVD)的适合的技术。第一间隔件材料层的厚度称作第一工艺参数“b”。在一个实例中，第一各向异性蚀刻可包括等离子体蚀刻。第一间隔件图案106包括沿Y方向定向并且在X方向上相互间隔开的多个第二部件。

方法20进行至操作26，去除心轴图案104，如图4所示。通过蚀刻工艺去除心轴图案104，该工艺选择性地去除心轴材料层但是基本上不蚀刻第一间隔件材料层。如图4中所示，第一间隔件图案106中的第二部件具有第二宽度，该第二宽度基本上等于第一间隔件材料层的沉积厚度“b”。

方法20进行至操作28，在第一间隔件图案106的侧壁上形成第二间隔件图案108，如图5所示。在一个实施例中，第二间隔件图案108的形成包括将第二间隔件材料层沉积在衬底102和第一间隔件图案106上，然后对第二间隔件材料层实施第二各向异性蚀刻，从而形成第二间隔件图案108。第二间隔件材料层可包括诸如氧化硅、氮化硅或碳化硅但不同于第一间隔件材料层的介电材料以获得在第二各向异性蚀刻期间的蚀刻选择性。第二间隔件材料层的沉积包括诸如CVD的适合的技术。第二间隔件材料层的厚度称作第二工艺参数“c”。在一个实例中，第二各向异性蚀刻可包括等离子体蚀刻。第二间隔件图案108包括沿Y方向定向并且在X方向上相互间隔开的多个第三部件。

方法20进行至操作30，去除第一间隔件图案106，如图6中所示。通过蚀刻工艺去除第一间隔件图案106，该工艺选择性地去除第一间隔件材料层但是基本上不蚀刻第二间隔件材料层。如图6所示，第二间隔件图案108中的第三部件具有第三宽度，该第三宽度基本上等于第二间隔件材料层的沉积厚度“c”。

方法20进行至操作32，形成具有开口112的切割图案110，使得开口112内的第三部件的子集未被覆盖，如图7所示。切割图案110在随后的蚀刻工艺期间用作蚀刻掩模以去除第二间隔件图案108中的第三部件的子集。切割图案110可包括由第二光刻工艺图案化的光刻胶层。第二光刻工艺可利用诸如浸没式光刻的适合的光刻技术。可选地，切割图案110包括不同于第二间隔件材料层的硬掩模材料(诸如氧化硅或氮化硅的介电材料)以获得蚀刻选择性，并且通过包括沉积介电材料层、在介电材料层上形成光刻胶图案以及将光刻胶图案用作蚀刻掩模来蚀刻介电材料层的工序图案化。切割图案110和限定于其上的多个开口112在图41中以俯视图进一步示出。

方法20进行至操作34，去除第二间隔件图案108中的第三部件的子集，如图8所示。通过蚀刻工艺去除第二间隔件图案108中的第三部件的子集，该蚀刻工艺选择性地去除第二间隔件材料层但是基本上不蚀刻切割图案110。如图9中所示，此后，通过适合的工艺去除切割图案110。在切割图案110是光刻胶图案的一个实例中，通过湿法剥离或等离子体灰化去除切割图案110。在切割图案110是介电材料的硬掩模图案的另一实例中，可通过湿蚀刻工艺去除切割图案110以选择性地去除硬掩模材料。第二间隔件图案仍标记为108但是由于去除了第三部件的子集，因而减少了第二间隔件图案。

方法20进行至操作36，将第二间隔件图案108用作蚀刻掩模来蚀刻衬底102以在衬底102中形成多个沟槽114，参考图10。设计施加于衬底102的蚀刻工艺以选择性地蚀刻衬底102，诸如选择性地蚀刻硅。蚀刻工艺可包括干蚀刻和/或湿蚀刻并且可包括多个蚀刻步骤以优化蚀刻效果。例如，蚀刻工艺包括干蚀刻以基本上去除大部分以及湿蚀刻以进一步去除剩余部分。在一个实施例中，一个或多个硬掩模层设置在衬底102上。在此情况下，第二间隔件图案108用于图案化硬掩模层。此后，将衬底102图案化以形成穿过图案化的硬掩模层的沟槽114。

可选地，第二间隔件图案108用作离子注入掩模。对衬底施加离子注入工艺以穿过第二间隔件图案108的开口在衬底102中形成多种掺杂部件。第二间隔件图案108中的第三部件防止离子注入将掺杂剂引入由第三部件保护的区域中的衬底。

此后，通过诸如湿蚀刻的适合的蚀刻工艺去除第二间隔件图案108。方法20可包括在操作22-26之前，之间或之后的其他操作。例如，方法20包括操作38，在衬底102中形成IC图案。在本实施例中，第二间隔件图案108限定用于FinFET的鳍状有源区。在这种情况下，操作38在衬底102中形成鳍状有源区。

在一个实施例中，操作38包括形成浅沟槽隔离(STI)部件和将STI部件开槽以形成鳍状有源区。STI部件的形成可实施包括以下步骤的工序：沉积一个或多个介电材料以填充沟槽；以及执行诸如化学机械抛光(CMP)的抛光工艺，以去除衬底上的过量的介电材料并且平坦化顶部表面。STI部件的开槽可包括蚀刻工艺以选择性地蚀刻STI部件，使得STI部件被开槽在衬底102的顶部表面之下。

在另一实施例中，操作38包括形成STI部件以及在衬底102上选择性地外延生长半导体材料，从而形成鳍状有源区。选择性地外延生长在衬底102上的半导体材料可与衬底的半导体材料相同或可选地不同。例如，衬底102包括硅，并且选择性地外延生长于其上的半导体材料包括锗(Ge)、硅锗(SiGe)或诸如III-V族半导体材料的在组成上不同于硅的其他半导体材料。在另一实例中，衬底102包括锗或硅锗，并且选择性地外延生长于其上的半导体材料包括硅或在组成上不同的其他半导体材料。

所公开的方法20形成具有不同结构的第二间隔件图案108(图6或图9中示出)。特别地，第二间隔件图案108可包括不规则图案。例如，第二间隔件图案具有非周期性结构。具体地，在不规则图案中，第二间隔件图案108中的第三部件具有在第三部件之间变化的可变节距。在方法200中，引入并定义了两组参数：第一组包括称作掩模参数的L和S，并且第二组包括称作工艺参数的b和c。掩模参数与用于方法20的光刻工艺的掩模相关。掩模参数还可包括与切割图案110相关的其他参数。工艺参数与诸如沉积以分别形成第一和第二间隔件材料层的各种工艺操作相关联。方法20还包括选择掩模参数和工艺参数的多种组合的步骤，以形成不同的IC图案，特别是不规则IC图案。下面根据各个实施例进一步描述。

图11示出了半导体结构100的截面图，但是多个部件仅为更好的理解的目的而出现，虽然在现实中那些部件不会在相同的制造阶段出现，因此图11中的结构称作半导体结构116。可以理解，结构116仅用于说明的目的。图13示出了根据另一实施例的半导体结构134的截面图。结构134与结构116相似，其中多个部件仅为更好理解的目的而出现，虽然在现实中那些部件不会在相同的制造阶段出现。结构134还包括具有一个或多个切割开口112的切割图案。各个参数标记在图11和图13中以用于下面的描述。图12是在各个实施例中的根据本发明的各方面构建的用于制造IC图案的方法120的流程图。方法120用于确定多个参数并且与方法20结合以形成具有各种结构(特别是各种不规则结构)的IC图案。例如，执行方法120以确定掩模和工艺参数；并执行方法20以根据由方法120确定的参数来形成IC图案。参考图11至图13并进一步参考其他附图来描述方法120。

方法120开始于操作122，接收具有多个第三部件的IC布局，第三部件是诸如图9中的、可在衬底102中限定多个鳍状有源区的第二间隔件图案108。

方法120可进行至操作124，确定第三部件(也称作108)中的一些节距。第三部件沿Y方向定向并且在X方向上相互分隔开。在一个实施例中，第三部件108在X方向上以具有一个节距P1的周期性结构配置。将节距定义为从第二间隔件图案中的一个部件的边缘到第二间隔件图案中的邻近部件的相同边缘的尺寸。在另一实施例中，第三部件108在X方向上以具有两个节距P1和P2或可选地具有诸如P1、P2和P3的多个节距的非周期性结构(不规则结构)配置。在不规则结构中，第三部件的第一子集具有一个节距(诸如P1)并且第三部件的第二子集具有另一节距(诸如P2)等。

方法120进行至操作126，确定第三部件108中的每个节距的相应值。那些值可直接从IC布局中提取。例如，P1是82nm，以及P2是94nm。

方法120进行至操作128，基于IC布局，特别是基于节距的相应值，来确定各个掩模参数和工艺参数。掩模参数包括限定在掩模中以在方法20的第一光刻工艺中形成心轴图案104的L和S。工艺参数包括用于方法20以分别沉积第一和第二间隔件材料层的b和c。那些参数在图11中标出。随后根据各个实例进一步描述确定那些参数的方法。在一个实例中，如图11所示，第一节距P1＝b+c、第二节距P2＝L-c，以及第三节距P3＝S-2b-c。然而，通过穿过切割图案110的开口112的蚀刻去除心轴图案104的两个邻近第一部件之间的间隙内的第二间隔件图案108的第三部件的情况下，第三节距P3＝S+c。基于那些等式，可基于节距P1、P2和P3来确定参数L、S、b和c。

在一种情况下，在确定参数期间可有更多的自由性。在这种情况下，可根据诸如掩模检查规则和制造能力的其他考虑进一步调整该参数。

在其他情况下，可能没有足够自由度来选择适合的参数。例如在有四个或更多节距的情况下，恰当地设计切割图案110以在方法20中的第二光刻工艺期间获得不规则图案，从而形成切割图案110。如图13所示，切割图案包括限定要去除的多个第三部件的一个或多个开口112。为此目的，切割图案可设计为具有不同的宽度、间距、一个或多个节距。另外或可选地，工艺参数b和/或c可设计成引起合并以获得具有多个节距的不规则图案。切割图案可设计为去除合并的部件。

在节距数目为2的另一实例中，可通过要求P1＝P2、P2＝P3或P1＝P3来形成不规则图案。在节距数目为1的又一实例中，可通过要求P1＝P2＝P3来形成不规则图案。

在另一实例中，通过调整L和S从而使得S<＝2b并且|L-S|＝2c，第一间隔件图案106中的第二部件合并，并且得到具有节距P1＝(L+S)/2的周期(规则)图案。在一个特定实例中，b＝24、c＝12、S＝48并且L＝72，因此P1＝60。那些值可为诸如纳米(nm)的任何合适的单位。

在另一实例中，通过调整L和S从而使得S<＝2b+2c并且将“D”设定为在方法20的操作32和34期间要去除的伪部件(如图13中所示)，获得了具有一个节距为L-c并且另一节距为S+c的非周期(不规则)图案。在一个特定实例中，c＝12、S＝72并且L＝80，因此一个节距为58并且另一节距为84。出于诸如优化工艺窗口的其他考虑，参数b具有可调整的自由度。

方法120进行至操作130，根据IC图案和所确定的掩模参数来制造掩模。操作130可包括根据所确定的掩模参数来产生心轴图案并且制造限定心轴图案的掩模。操作130还可包括根据所确定的掩模参数产生切割图案并且制造限定切割图案的掩模。掩模可为二元掩模、相移掩模、反射掩模或其他适合的掩模。

方法120进行至操作132，在相应的光刻工艺期间基于所确定的工艺参数并使用掩模来制造晶圆。在本实施例中，操作132包括方法20。例如，操作132包括使用根据掩模参数L和S设计的掩模通过第一光刻工艺来形成心轴图案104；通过包括根据所确定的工艺参数b沉积具有第一厚度的第一间隔件材料层的工序来形成第一间隔件图案106；以及通过包括根据所确定的工艺参数c沉积具有第二厚度的第二间隔件材料层的工序来形成第二间隔件图案108。

操作132还可包括通过使用根据与切割图案相关联的掩模参数(诸如切割图案中的切割部件的相应宽度和间隔)设计的掩模的第二光刻工艺来形成切割图案110。

下面根据各个实施例来描述方法20和120的其他实施例。图14至图17是根据一个实施例所构建的处于各个制造阶段的半导体结构136的俯视图。通过方法120根据所接收的IC布局来确定各个掩模参数和工艺参数并且通过方法20来实现半导体结构136的制造。

参考图14，心轴图案104形成在衬底102上。为了简明，衬底102在下面的附图中不再示出。心轴图案104包括周期结构中的具有第一宽度L和第一间距S的多个第一部件。在本实施例中，比率L/S等于3/2或1.5。在用于说明的一个实例中，宽度L约为72nm并且间距S约为48nm。心轴图案104通过诸如方法20的操作22的工序来形成。

参考图15，第一间隔件图案106通过诸如方法20的操作24的适合工序形成在心轴图案104的侧壁上。特别地，第一间隔件图案106的第二部件在心轴图案104的第一部件之间的间隙内合并在一起。在这种情况下，第一间隔件材料层的沉积厚度b等于第一间距S的一半，用公式表示为b＝S/2。在上述实例中，沉积厚度b约为24nm。

参考图16，心轴图案104通过诸如方法20的操作26的工序去除，以及第二间隔件图案108通过诸如方法20的操作28的适合工序形成在第一间隔件图案106的侧壁上。特别地，第二间隔件材料层的沉积厚度c等于第一厚度b的一半，用公式表示为c＝b/2。在上述实例中，沉积厚度c约为12nm。

参考图17，第一间隔件图案106通过诸如方法20的操作30的工序去除，从而形成了具有节距P＝S+c或P＝(L+S)/2的周期结构(规则结构)的第二间隔件图案108。在上述实例中，第二间隔件图案108的节距约为60nm。

更通常地，对于结构136，调整那些参数使得S<＝2b以及|L-S|＝2c，第二间隔件图案108的周期结构具有节距P＝(L+S)/2。

图18-22是根据另一实施例构建的处于各个制造阶段的半导体结构138的俯视图。通过方法120根据所接收的IC布局来确定各个掩模参数和工艺参数，并且通过方法20来实现半导体结构138的制造。

参考图18，心轴图案104形成在衬底102上。为了简明，未示出衬底102。心轴图案104包括周期结构中的具有第一宽度L和第一间距S的多个第一部件。在本实施例中，比率L/S等于1/2或0.5。在用于示例说明的一个实例中，宽度L为约48nm并且间距S为约96nm。心轴图案104通过诸如方法20的操作22的工序来形成。

参考图19，第一间隔件图案106通过诸如方法20的操作24的适合的工序形成在心轴图案104的侧壁上。特别地，第一间隔件材料层的沉积厚度b等于第一宽度L的一半，用公式表示为b＝L/2。在上述实例中，沉积厚度b为约24nm。

参考图20，通过诸如方法20的操作26的工序去除心轴图案104。

参考图21，第二间隔件图案108通过诸如方法20的操作28的适合工序形成在第一间隔件图案106的侧壁上。特别地，第二间隔件材料层的沉积厚度c等于第一厚度b的一半，用公式表示为c＝b/2。在上述实例中，沉积厚度c为约12nm。

参考图22，第一间隔件图案106由诸如方法20的操作30的工序去除，从而形成了具有节距P＝b+c或P＝(L+S)/4的周期结构(规则结构)的第二间隔件图案108。在上述实例中，第二间隔件图案108的节距为约36nm。

图23-29是根据另一实施例构建的处于各个制造阶段的半导体结构140的俯视图。通过方法120根据所接收的IC布局来确定各个掩模参数和工艺参数，并且通过方法20来实现半导体结构140的制造。

参考图23，心轴图案104形成在衬底102上。为了简明，未示出衬底102。心轴图案104包括非周期结构中的具有第一间距S的多个第一部件。然而，如图23所示，第一部件包括具有一个宽度L1的第一子集以及具有另一宽度L2的第二子集。L1大于L2。在本实施例中，比率(L1-L2)/(L2-S)等于1/2或0.5。在用于说明的一个实例中，宽度L1为约106nm，L2为约94nm并且间距S为约70nm。心轴图案104通过诸如方法20的操作22的工序来形成。

参考图24，第一间隔件图案106通过诸如方法20的操作24的适合的工序形成在心轴图案104的侧壁上。在本实例中，第一间隔件材料层的沉积厚度b等于L2-S。在上述实例中，沉积厚度b为约24nm。

参考图25，心轴图案104通过诸如方法20的操作26的工序去除。

参考图26，第二间隔件图案108通过诸如方法20的操作28的适合的工序形成在第一间隔件图案106的侧壁上。特别地，第二间隔件材料层的沉积厚度c等于第一厚度b的一半，用公式表示为c＝b/2。在这种情况下，如图26所示，第二间隔件图案108中的一些第三部件合并在一起。在上述实例中，沉积厚度c为约12nm。第二间隔件图案108具有多个节距，诸如图26中分别地示出的节距P1、P2、P3和P4。具体地，P1＝S+c、P2＝L2-c、P3＝L1-c和P4＝b+c。由于合并的第三部件将在随后的操作中去除，因而在限定多个节距中不考虑合并的第三部件。在上述实例中，P1＝70nm+12nm＝82nm；P2＝94nm-12nm＝82nm；P3＝106nm-12nm＝94nm；以及P4＝24nm+12nm＝36nm.

参考图27，第一间隔件图案106通过诸如方法20的操作30的工序去除。

参考图28，切割图案110通过诸如方法20的操作32的工序形成在衬底102和第二间隔件图案108上。切割图案110包括限定了第二间隔件图案108的要去除的部分的多个开口112。在本实施例中，开口112与所合并的第三部件对准。

参考图29，切割图案110的开口112内的第二间隔件图案108的部分由诸如方法20的操作34的工序去除，从而形成具有多个节距的不规则结构的第二间隔件图案108的最终结构。

图30-36是根据另一实施例构建的处于各个制造阶段的半导体结构142的俯视图。通过方法120根据所接收的IC布局来确定各个掩模参数和工艺参数并且通过方法20来实现半导体结构142的制造。

参考图30，心轴图案104形成在衬底102上。心轴图案104包括在周期结构中的具有宽度L和间距S的多个第一部件。

参考图31，第一间隔件图案106通过诸如方法20的操作24的适合的工序形成在心轴图案104的侧壁上。

参考图32，心轴图案104由诸如方法20的操作26的工序去除。

参考图33，第二间隔件图案108通过诸如方法20的操作28的适合的工序形成在第一间隔件图案106的侧壁上。

参考图34，第一间隔件图案106由诸如方法20的操作30的工序去除。

参考图35，切割图案110通过诸如方法20的操作32的工序形成在衬底102和第二间隔件图案108上。切割图案110包括限定了要去除的第二间隔件图案108的部分的多个开口112。在本实施例中，切割图案110具有带有相应的宽度和间隔的多个开口的不规则结构。如图35中所示，开口112A具有第一宽度，从而使得第二间隔件图案108仅有一个部件在其内露出。开口112B具有第二宽度，从而使得第二间隔件图案108的两个部件在其内露出。开口112C具有第三宽度，从而使得第二间隔件图案108的三个部件在其内露出。切割图案110可具有不同尺寸的其他开口。此外，邻近的开口之间的距离在不同的位置可以变化。例如，第二开口112B和第三开口112C之间的间距不同于第三开口112C和第四开口112D之间的间距。

参考图36，切割图案110的开口112内的第二间隔件图案108的部分由诸如方法20的操作34的工序去除，从而形成具有多个节距的不规则结构的第二间隔件图案108的最终结构。

图37-38是根据另一实施例构建的处于各个制造阶段的半导体结构114的俯视图。通过方法120根据所接收的IC布局来确定各个掩模参数和工艺参数并且通过方法20来实现半导体结构144的制造。

形成半导体结构144的工序类似于形成半导体结构142的工序，其中不规则切割图案110用于获得具有多个节距和配置的第二间隔件图案108的最终结构。此外，如图37所示，半导体结构144中的心轴图案104进一步限定为另一不规则结构。例如，图37中的心轴图案104包括彼此不同的诸如L1、L2和L3的多个宽度。

心轴图案104由心轴掩模所限定，并且由第一光刻工艺形成。切割图案110由切割掩模所限定，并且由第二光刻工艺形成。如图38所示，通过结合心轴掩模中的第一不规则图案和切割掩模中的第二不规则图案，第二间隔件图案108的更为复杂的结构形成在衬底102上。因此，所述方法提供了更大的自由度以调整第二间隔件图案108的最终结构。

图39是用于制造IC图案的方法150的流程图。此外，方法150用于确定多种参数并且与方法20相结合以形成具有多种结构(特别是多种不规则结构)的IC图案。例如，执行方法150以确定掩模和工艺参数；并且根据由方法150所确定的参数执行方法20以形成IC图案。方法150可为方法120的一个实例。参考图39、图11和其他附图来描述方法150。

方法150开始于操作152，接收具有多个第三部件的IC布局，诸如图9中的可限定衬底102中多个鳍状有源区的第二间隔件图案108。在本实施例中，IC布局具有两个节距P1和P2。

方法150可进行至操作154，确定第三部件108中的节距的相应值。那些值可从IC布局直接提取。在本实例中，确定节距P1和P2。

方法150进行至操作156，基于IC布局特别是基于相应的节距P1和P2来确定掩模参数L和工艺参数c。在本实例中，如图11所示，第一节距P1＝b+c并且第二节距P2＝L-c。基于公式P2＝L-c，确定参数L和c。

方法150进行至操作158，基于IC布局特别是基于相应的节距P1确定工艺参数b。在本实例中，基于第一节距P1＝b+c，确定参数b。

方法150进行至操作160，基于IC布局特别是基于空间关系S＝L-2c(意味着要求第三节距P3＝P2)确定掩模参数S。如图11所示，由于P2＝L-c并且P3＝S+c，P2＝P3给出了S＝L-2c的条件。基于公式S＝L-2c，确定参数S。

方法150进行至操作162，根据IC图案和所确定的包括L和S的掩模参数来制造掩模。操作162可包括根据所确定的掩模参数产生心轴图案并制造限定心轴图案的掩模。操作162还可包括根据所确定的掩模参数产生切割图案并制造限定切割图案的掩模。掩模可为二元掩模、相移掩模、反射掩模或其他适合的掩模。

方法150可进行至操作164，基于所确定的工艺参数且在相应的光刻工艺期间使用掩模来制造晶圆。在本实施例中，操作164包括方法20。例如，操作164包括使用根据掩模参数L和S设计的掩模通过第一光刻工艺来形成心轴图案104；通过包括根据所确定的工艺参数b来沉积具有第一厚度的第一间隔件材料层的工序来形成第一间隔件图案106；以及通过根据所确定的工艺参数c沉积具有第二厚度的第二间隔件材料层的工序来形成第二间隔件图案108。

操作164还可包括通过使用根据与切割图案相关联的掩模参数(诸如切割图案中的切割部件的相应宽度和间隔)设计的掩模的第二光刻工艺来形成切割图案110。

图40是用于制造IC图案的方法170的流程图。此外，方法170用于确定多种参数并且与方法20相结合以形成具有多种结构(特别是多种不规则结构)的IC图案。例如，执行方法170以确定掩模和工艺参数；并且根据由方法170所确定的参数执行方法20以形成IC图案。方法170可为方法120的一个实例。参考图40、图11和其他附图来描述方法170。

方法170开始于操作172，接收具有多个第三部件的IC布局，第三部件为诸如图9中的可在衬底102中限定多个鳍状有源区的第二间隔件图案108。在本实施例中，IC布局具有节距P1、P2和P3。

方法170可进行至操作174，确定第三部件108中的节距的相应值。那些值可从IC布局直接提取。在本实例中，确定节距P1、P2和P3。

方法170进行至操作176，基于IC布局特别是基于相应的节距P1和P2来确定掩模参数L和工艺参数c。在本实例中，第一节距P1＝b+c，第二节距P2＝L-c以及第三节距P3＝S+c(假定在心轴图案104的两个邻近的第一部件之间的间隙内的第二间隔件图案108的第三部件通过穿过切割图案110的开口112的蚀刻被去除)。否则，如图11所示，P3＝S-2b-c。基于公式P2＝L-c，确定参数L和c。

方法170进行至操作178，基于IC布局特别是基于相应的节距P1确定工艺参数b。在本实例中，基于第一节距P1＝b+c，确定参数b。

方法170进行至操作180，基于IC布局特别是基于相应的节距P3确定掩模参数S。在本实例中，基于第三节距P3＝S+c，确定参数S。否则，如果切割图案110不被应用于去除心轴图案104的邻近的第三部件之间的间隙内的第三部件，基于公式P3＝S-2b-c来确定参数S。

方法170进行至操作182，根据IC图案和所确定的包括L和S的掩模参数来制造掩模。操作182可包括根据所确定的掩模参数并制造限定心轴图案的掩模产生心轴图案。操作182还可包括根据所确定的掩模参数并制造限定切割图案的掩模产生切割图案。掩模可为二元掩模、相移掩模、反射掩模或其他适合的掩模。

方法170进行至操作184，基于所确定的工艺参数并且在相应的光刻工艺期间使用掩模来制造晶圆。在本实施例中，操作184包括方法20。例如，操作184包括使用根据掩模参数L和S设计的掩模通过第一光刻工艺来形成心轴图案104；通过包括根据所确定的工艺参数b来沉积具有第一厚度的第一间隔件材料层的工序来形成第一间隔件图案106；以及通过包括根据所确定的工艺参数c来沉积具有第二厚度的第二间隔件材料层的工序来形成第二间隔件图案108。

操作184还可包括通过使用根据与切割图案相关的掩模参数(诸如切割图案中的切割部件的相应宽度和间隔)设计的掩模的第二光刻工艺来形成切割图案110。

通过使用所公开的方法，由方法20通过调节各个掩模和工艺参数来形成复杂的IC图案，各个掩模和工艺参数是由方法120进一步获得的。特别地，所公开的方法能够形成具有多个节距的非周期(不规则)结构的图案。其他优势可出现在不同的实施例中。例如，通过实施所公开的方法，可以通过更少的制造步骤和/或更低的分辨率的光刻系统来形成复杂的结构，因此减少了制造成本。可在不背离本发明的精神的情况下实施其他实施例和变形例。在一个实施例中，通过公开的方法不是形成鳍状有源区而是形成诸如用于场效应晶体管的多个栅电极或者用于互连结构的金属线的其他IC部件。

因此，本发明提供了集成电路(IC)设计方法。方法包括通过第一光刻工艺在衬底上形成心轴图案；在心轴图案的侧壁上形成第一间隔件图案；去除心轴图案；在第一间隔件图案的侧壁上形成第二间隔件图案；去除第一间隔件图案；以及将第二间隔件图案用作蚀刻掩模来蚀刻衬底。

本发明还提供了用于集成电路(IC)的方法的另一实施例。该方法包括接收具有多个部件的IC布局；确定多个部件中的节距；基于部件中的节距确定掩模参数和工艺参数；以及根据掩模参数制造掩模。

本发明还提供了用于集成电路(IC)的方法的另一实施例。该方法包括接收具有多个部件的IC布局，其中所述多个部件具有相互不同的第一节距P1和第二节距P2；根据P2＝L-c确定第一工艺参数c，其中L是部件的第一宽度；以及根据P1＝b+c确定第二工艺参数b。

上面概述了若干实施例的特征从而使得本领域技术人员可以更好地理解下面的详细描述。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或获得相同优点的工艺和结构。本领域技术人员也应该意识到，这样的等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以作出各种变化、替换以及改变。