具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

此外，本申请中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。

在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本申请实施例提供一种显示装置，本申请实施例涉及的显示装置例如可以是：平板电脑、手机、电子阅读器、遥控器、个人计算机(personal computer，PC)、笔记本电脑、个人数字助理(personal digital assistant，PDA)、车载设备、网络电视、可穿戴设备、电视机等具有网络功能的智能设备。

本申请实施例对上述显示装置的具体形式不做特殊限制，以下为了方便说明，是以显示装置为手机为例进行的说明。

在一些实施例中，如图1A所示，显示装置100可以是滑卷形态的显示装置，显示装置100包括显示面板1和壳体组件2，显示面板1放置在壳体组件2中。

显示面板1可以通过滑动的方式向一侧展开或者卷起，从而实现显示面板的显示面积灵活调整。类似于投影仪幕布的卷曲和延展。

其中，对于滑卷形态的显示装置100来说，显示装置100包括完全收卷状态、完全展开状态以及半展开状态(也称为半收卷状态)。如图1A所示，显示装置100处于完全收卷状态，此时显示装置展示的显示面板(显示区域)的面积最小。如图1B所示，显示装置100处于完全展开状态，此时柔性显示装置展示的显示面板(显示区域)的面积最大。当然，也可以根据用户需要，显示装置100处于半展开状态，以使显示装置100展示的显示面板(显示区域)为用户需要的面积大小。

需要说明的是，显示装置100所展示的显示面板的面积指的是处于用户视野内的显示面板1的面积，而不包括收卷起来、隐藏在壳体组件2内的显示面板的面积(如图1C所示)。

或者，将显示装置100的显示面板1划分为显示区域和非显示区域，显示面板1的显示区域指的是用户视野范围内的显示面板，也可说是显示装置100所展示的显示面板。显示面板1的非显示区域指的是用户视野范围之外的显示面板，也就是显示面板1的滑卷部分。

其中，显示面板1为有机发光二极管(organic light emitting diode，简称OLED)显示面板或者量子点发光二极管(quantum dot light emitting diodes，QLED)显示面板。本申请对显示面板1的类型不作限定。

以下为了便于说明，以显示面板的1为OLED显示面板为例进行说明。

从俯视图上来看，如图2所示，显示面板1包括显示区(active area，简称AA)和位于显示区外围的周边区Q。

在本申请提供的一些实施例中，如图2所示，显示面板1包括衬底11、设置在衬底11上的多个亚像素12、栅极驱动电路13、多路开关(multiplexer，简称MUX)、显示驱动集成电路(display driver integrated circuits，简称DDIC)以及柔性电路板(flexibleprinted circuit，简称FPC)。

其中，亚像素12位于显示面板1的显示区AA，栅极驱动电路13、MUX、DDIC及FPC均位于显示面板1的周边区Q。

栅极驱动电路13用于向显示面板1中的亚像素12传输栅极扫描信号，MUX用于将显示区AA中与亚像素12的数据信号端相耦接的数据线与DDIC电连接，实现亚像素12通过数据线接收DDIC传输的数据信号。DDIC用于接收电子设备中驱动系统端传输的信号并将信号按照特定的时序控制输送至显示面板1。FPC用于连接驱动系统与DDIC。

关于衬底11，在一些实施例中，衬底11可以采用柔性树脂材料构成。在此情况下，该显示面板1为柔性显示面板。

关于亚像素12的结构，在本申请提供的一些实施例中，如图3所示，亚像素12包括发光器件120和像素驱动电路D，像素驱动电路D用于向发光器件120传输驱动信号，以驱动发光器件120发光。

关于像素驱动电路D，示例的，如图3所示，像素驱动电路D设置在衬底11上。

像素驱动电路D(或称像素电路)一般由薄膜晶体管(thin film transistor，简称TFT)、电容(capacitance，标记为C0)等电子器件组成。例如像素驱动电路D可以是由两个薄膜晶体管(一个开关TFT和一个驱动TFT)和一个电容C0构成的2T1C结构的像素驱动电路，当然像素驱动电路D还可以是由两个以上的薄膜晶体管(多个开关TFT和一个或多个驱动TFT)和至少一个电容构成。

其中，像素驱动电路D中包括的多个开关TFT可以与驱动TFT同步形成，图3中仅示意出了像素驱动电路D中的驱动TFT。

在本申请提供的一些实施例中，如图4A所示，像素驱动电路D可以包括电容C0和六个开关晶体管(M1、M2、M3、M5、M6、M7)以及一个驱动晶体管M4，构成7T1C结构。

其中，一部分开关晶体管(例如，M1、M7)的栅极用于接收如图4B所示的复位信号Reset。另一部分开关晶体管(例如，M2、M3)的栅极用于接收如图4B所示的栅极驱动信号Gate。又一部分开关晶体管(例如，M5、M6)的栅极用于接收如图4B所示的发光控制信号EM。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管。本发明对晶体管的类型不作限定，以下仅以晶体管为P型晶体管为例进行说明。

在本申请提供的一些实施例中，图4A所示的像素驱动电路D的工作过程包括图4B所示的三个阶段，第一阶段、第二阶段及第三阶段。下面对第一阶段、第二阶段及第三阶段的详细过程进行示例说明。

第一阶段，在复位信号Reset的控制下，图4A中，开关晶体管M1和开关晶体管M7导通。初始电压Vint通过开关晶体管M1和开关晶体管M7，分别传输至驱动晶体管M4的栅极(gate，简称g)以及OLED的阳极(anode，简称a)。达到对OLED的阳极a以及驱动晶体管M4的栅极g进行复位的目的。同时，初始电压Vint对电容C0进行充电。

第二阶段，在栅极驱动信号Gate的控制下，开关晶体管M3和开关晶体管M2导通，驱动晶体管M4的栅极g与漏极(drain，简称d)电连接，驱动晶体管M4成二极管导通状态。此时，数据信号Data通过开关晶体管M2写入至驱动晶体管M4的源极(source，简称s)，并对驱动晶体管M4的阈值电压Vth进行补偿。驱动晶体管M4为二级管导通状态，数据信号Data可传输至驱动晶体管M4的栅极，此时驱动晶体管M4的栅极电压为Vg(与数据信号Data的电压有关系)。

第三阶段，在发光控制信号EM的控制下，开关晶体管M5和开关晶体管M6导通，驱动晶体管M4的栅极g与电容C0的一端电连接，驱动晶体管M4在Vg控制下以及电容C0放电的情况下导通。驱动晶体管M4的源极s连接固定电压ELVDD，驱动晶体管M4的源极电压记为Vs，Vs与ELVDD相等。此时，电压ELVDD与ELVSS之间的电流通路导通，驱动晶体管M4产生的驱动电流I通过上述电流通路传输至OLED，以驱动OLED进行发光。

其中，驱动电路I的公式为：

C_OX为沟道绝缘层的介电常数，μ为沟道载流子迁移率，两者均为常数，W/L为驱动晶体管M4的宽长比，Vgs为驱动晶体管M4栅极g的电压Vg与驱动晶体管M4源极s的电压Vs的差，驱动晶体管M4产生的驱动电流I的大小和Vgs大小有关。而Vg的大小和数据信号Data的电压大小有关，因此可以理解为控制数据信号Data的电压大小就可以控制驱动晶体管M4产生的驱动电流I的大小。

而，驱动电流I的大小和显示面板1显示图像的灰阶有关，当驱动电流I小于一个固定值后，驱动电流I就不足以驱动OLED发光，显示面板1显示图像为一个零灰阶的图像，人眼看到的这部分的显示面板1是黑色的画面。

在上述情况下，如图2所示，该显示面板1的周边区Q中设置有用于发出上述复位信号Reset的栅极驱动电路13(a)、用于发出上述栅极驱动信号Gate的栅极驱动电路13(b)以及用于发出上述发光控制信号EM的栅极驱动电路13(c)。

基于此，栅极驱动电路13与像素驱动电路D耦接。也可以理解为，同一行亚像素12的像素驱动电路D中，开关晶体管M5、M6的栅极可以与栅极驱动电路13(c)相耦接；上述开关晶体管M1、M7的栅极可以与栅极驱动电路13(a)相耦接；上述开关晶体管M2、M3的栅极可以与栅极驱动电路13(b)相耦接。

栅极驱动电路13在像素驱动电路D工作的不同阶段均向像素驱动电路D输出栅极扫描信号，使得各个开关晶体管M1、M2、M3、M5、M6、M7及驱动晶体管M4按照图4B所示的时序图导通或关闭，从而发光器件120正常发光。

可以理解的是，显示面板1还包括用于向上述像素驱动电路D提供栅极扫描信号的栅线、提供数据信号(Data)的数据线、提供电源信号(ELVDD/ELVSS)的电源线以及提供初始信号(Vint)的初始信号线。

关于发光器件120的结构，示例的，如图3所示，发光器件120设置在像素驱动电路D远离衬底11的一侧。

发光器件120包括阳极1201、阴极1202和设置在阳极1201和阴极1202之间的发光材料层1203，发光材料层1203在阳极1201和阴极1202之间的驱动电流的驱动下发光。

其中，如图3所示，上述像素驱动电路D与发光器件120的阳极1201耦接，像素驱动电路D用于向发光器件120的阳极1201传输驱动信号，发光器件120的阴极1202接收电源信号，从而在阳极1201和阴极1202之间形成驱动电流，以驱动发光材料层1203发光。

多个亚像素12位于显示区AA，划分为多行，多个亚像素12阵列排布在衬底11上。其中，如图2所示，显示面板1包括相交的第一方向X和第二方向Y，第一方向为亚像素的行方向，第二方向为亚像素的列方向。或者理解为，第一方向X为显示面板1中栅线的延伸方向，第二方向Y为显示面板1中数据线的延伸方向。沿第一方向X排布的一排亚像素称为一行亚像素。

多个亚像素12中的多个发光器件120可以发出多种颜色光，例如至少包括第一颜色、第二颜色和第三颜色，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。也可以理解为多个亚像素12发出多种颜色光，例如至少包括第一颜色、第二颜色和第三颜色，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。发红色光的亚像素称为红色亚像素R，发绿色光的亚像素称为绿色亚像素G，发蓝色光的亚像素称为蓝色亚像素B。

关于栅极驱动电路13，在本申请提供的一些实施例中，如图2所示，栅极驱动电路13位于周边区Q。栅极驱动电路13可设置于显示面板1上沿第一方向X的周边区Q的单侧，也可以在设置于显示面板1上沿第一方向X的周边区Q的双侧。本申请实施例对此不做限定，图2仅是栅极驱动电路13在周边区Q的位置关系的一种示意。

关于栅极驱动电路13，示例的，如图5所示，栅极驱动电路13包括多个级联的移位器寄存器单元SR(shift register，简称SR)，如第一级移位器寄存器单元SR(1)、第二级移位器寄存器单元SR(2)、第三级移位器寄存器单元SR(3)、第n级移位寄存器单元SR(n)及第n+1级移位寄存器单元SR(n+1)。多级移位寄存器单元SR中，第n级移位寄存器单元SR为上述任一项移位寄存器单元SR；其中，n为大于等于2的整数。第一级移位寄存器单元SR(1)、第二级移位寄存器单元SR(2)、第三级移位寄存器单元SR(3)、第n级移位寄存器单元SR(n)及第n+1级移位寄存器单元SR(n+1)沿第二方向Y依次排列。

其中，栅极驱动电路13是用于发出栅极驱动信号Gate的栅极驱动电路13(b)时，栅极驱动电路13(b)中的移位寄存器单元SR也可称为数据写入控制单元，用于控制像素驱动电路D中晶体管M2及晶体管M3的栅极，从而保证数据信号Data的正常的写入。

栅极驱动电路13是用于发出发光控制信号EM的栅极驱动电路13(c)时，栅极驱动电路13(c)中的移位寄存器单元SR也可称为发光控制单元，用于控制像素驱动电路D中晶体管M5及晶体管M6的栅极,从而控制像素驱动电路D中电压ELVDD与ELVSS之间的电流通路导通，进而驱动晶体管M4产生的驱动电流I通过上述电流通路传输至OLED，以驱动OLED进行发光。

关于栅极驱动电路13(b)中多个移位寄存器单元SR之间的级联关系，示例的，如图5所示，第一级移位寄存器单元SR(1)的输入端IN连接起始信号端STV。除了第一级移位寄存器单元SR(1)以外，每级移位寄存器单元SR(n)的输入端IN与上一级移位寄存器单元SR(n-1)的输出端OUTPUT相耦接。

在此基础上，如图5所示，栅极驱动电路13(b)中的每级移位寄存器单元SR均与一行亚像素12相耦接，也就是说每级移位寄存器单元SR均可以向与其耦接的一行亚像素12提供栅极扫描信号。

可以理解的是，移位寄存器单元SR与一行亚像素12相耦接，实质上是移位寄存器单元SR与一行亚像素12的像素驱动电路D中的TFT的栅极耦接。以下为了便于说明，以移位寄存器单元SR与一行亚像素12相耦接进行描述，但应理解的是，实质是指移位寄存器SR与一行亚像素12的像素驱动电路D中的TFT耦接。

基于此，通过上述描述可知，每一级移位寄存器单元SR(n)的输出端OUTPUT与下一级移位寄存器单元SR(n+1)的输入端IN耦接的同时，还和与该级移位寄存器SR(n)相耦接的一行亚像素12的像素驱动电路D中的TFT耦接，用于向TFT的栅极提供栅极扫描信号。

其中，起始信号端STV用于输出起始信号，栅极驱动电路13(b)的第一级移位寄存器单元SR(1)在接收到上述起始信号后，第一级移位寄存器单元SR(1)的输出端OUTPUT向与其耦接的一行亚像素12提供栅极扫描信号。同时，第一级移位寄存器单元SR(1)的输出端OUTPUT还向第二级移位寄存器单元SR(2)的输入端IN提供起始信号，以使得第二级移位寄存器单元SR(2)启动。

接下来，第二级移位寄存器单元SR(2)的输出端OUTPUT向与其耦接的一行亚像素12提供栅极扫描信号。同时，第二级移位寄存器单元SR(2)的输出端OUTPUT还向第三级移位寄存器单元SR(3)的输入端IN提供起始信号，以使得第三级移位寄存器单元SR(3)启动。

接下来，第三级移位寄存器单元SR(3)的输出端OUTPUT向与其耦接的一行亚像素12提供栅极扫描信号。同时，第三级移位寄存器单元SR(3)的输出端OUTPUT还向第三级移位寄存器单元SR(3)所级联的第四级移位寄存器单元SR(4)的输入端IN提供起始信号。这样一来，通过上述多个级联的移位寄存器单元SR，可以对多行依次排列且分别和多个级联的移位寄存器单元SR耦接的亚像素12，逐行进行扫描。

需要说明的是，上述均是以栅极驱动电路13(b)中，每一级移位寄存器单元SR控制一行亚像素12进行显示为例进行的说明。在本申请的另一些实施例中，上述每一级移位寄存器单元SR还可以控制至少两行亚像素12进行显示，本申请实施例对该移位寄存器单元SR内部结构不做限定。为了方便说明，以下的实施例也仅是以栅极驱动电路13(b)中，每一级移位寄存器单元SR控制一行亚像素12进行显示为例进行说明。

关于栅极驱动电路13(b)中移位寄存器单元SR的结构，示例的，如图6A所示，移位寄存器单元SR包括多个晶体管，如T1、T2、T3、T4、T5、T6、T7、T8和多个电容，如C1和C2。

其中，晶体管T1的栅极与第一时钟信号端CK1耦接，晶体管T1的第一极与起始信号端STV耦接，晶体管T1的第二极与晶体管T2的栅极和N1点分别耦接。

晶体管T2的栅极与晶体管T1的第二极耦接，晶体管T2的第一极与第一时钟信号端CK1耦接，晶体管T2的第二极与晶体管T3的第二极耦接和N2点分别耦接。

晶体管T3的栅极与第一时钟信号端CK1耦接，晶体管T3的第一极与低电平信号端VGL耦接，晶体管T3的第二极与晶体管T2的第二极耦接和N2点分别耦接。

晶体管T4的栅极与N2点和电容C2的第一端分别耦接，晶体管T4的第一极与高电平信号端VGH耦接，晶体管T4的第二极与输出端OUTPUT耦接。

晶体管T5的栅极与和晶体管T8的第二极和电容C1的第一端分别耦接，晶体管T5的第一极与第二时钟信号端CK2耦接，晶体管T5的第二极与输出端OUTPUT耦接。

晶体管T6的栅极与N2点耦接，晶体管T6的第一极与高电平信号端VGH耦接，晶体管T6的第二极与晶体管T7的第二极耦接。

晶体管T7的栅极与第二时钟信号端CK2耦接，晶体管T7的第一极与N1点耦接，晶体管T7的第二极与晶体管T6的第二极耦接。

晶体管T8的栅极与低电平信号端VGL耦接，晶体管T8的第一极与N1点耦接，晶体管T8的第二极与晶体管T5的栅极和电容C1的第一端分别耦接。

电容C1的第一端与晶体管T5的栅极耦接，电容C1的第二端与输出端OUTPUT耦接。

电容C2的第一端与晶体管T4的栅极耦接，电容C2的第二端与高电平信号端VGH耦接。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管。晶体管的第一极可以为源极，第二极可以为漏极，或者晶体管的第一极可以为漏极，第二极为源极，本申请对此不作限定。

以下，以上述晶体管均为P型晶体管为例，结合图6B所示的信号时序图对图6A所示的移位寄存器单元SR的驱动过程进行详细的举例说明。

一帧的P1阶段中：

CK1＝0，CK2＝1，STV＝0；VGL＝0；VGH＝1；其中“0”表示低电平，“1”表示高电平。

此时，第一时钟信号端CK1输出低电平信号，晶体管T1导通，将起始信号端STV输出的低电平信号输出至晶体管T2的栅极和N1点。低电压信号端VGL输出低电平信号，晶体管T8导通，则起始信号端STV输出的低电平信号可输出至晶体管T5的栅极，晶体管T5导通，同时，起始信号端STV为电容C1充电。第二时钟信号端CK2输出的高电平信号通过晶体管T5输出至输出端OUTPUT，此时输出端OUTPUT的输出信号为高电平信号。因此时第二时钟信号端CK2输出的是高电平信号，晶体管T7截止。

另外，晶体管T1的第二极与晶体管T2的栅极耦接，起始信号端STV输出的低电平信号可输出至晶体管T2的栅极，晶体管T2导通。第一时钟信号CK1输出低电平信号通过晶体管T2输出至N2点，从而输出至晶体管T6的栅极，晶体管T6导通。

此外，第一时钟信号端CK1输出低电平信号，晶体管T3导通，低电压信号端VGL输出的低电平信号可输出至晶体管T4的栅极，晶体管T4导通，同时，低电压信号端VGL为电容C2充电。高电压信号端VGH输出的高电平信号通过晶体管T4输出至输出端OUTPUT，此时输出端OUTPUT的输出信号为高电平信号。

综上所述，晶体管T1开启，晶体管T2开启，晶体管T3开启，晶体管T4开启，晶体管T5开启，晶体管T6开启，晶体管T7截止，晶体管T8开启，输出端OUTPUT在上述P1阶段输出高电平信号。

一帧的P2阶段中：

CK1＝1，CK2＝0，STV＝1；VGL＝0；VGH＝1；其中“0”表示低电平，“1”表示高电平。

此时，第一时钟信号端CK1输出高电平信号，晶体管T1截止，晶体管T3截止；低电压信号端VGL输出低电平信号，晶体管T8导通。电容C1将P1阶段存储的低电平对N4点进行充电，从而使得晶体管T5和晶体管T2导通，第二时钟信号端CK2输出的低电平信号通过晶体管T5输出至输出端OUTPUT，此时输出端OUTPUT的输出信号为低电平信号，从而使得第二时钟信号端CK2的低电平信号作为与该行移位寄存器单元SR相耦接的一行亚像素12的栅极扫描信号，输出至与输出端OUTPUT相连接的栅线上。

另外，在第二时钟信号端CK2的控制下，晶体管T7导通；第一时钟信号端CK1输出的高电平信号通过晶体管T2输出至N2点，从而晶体管T4和晶体管T6截止。

综上所述，晶体管T1截止，晶体管T2开启，晶体管T3截止，晶体管T4截止，晶体管T5开启，晶体管T6截止，晶体管T7开启，晶体管T8开启，输出端OUTPUT在上述阶段P1输出高电平信号；输出端OUTPUT在上述P2阶段输出低电平信号。

一帧的P3阶段中：

CK1＝0，CK2＝1，STV＝1；VGL＝0；VGH＝1；其中“0”表示低电平，“1”表示高电平。

此时，第一时钟信号端CK1输出低电平信号，晶体管T1导通，将起始信号端STV输出的高电平信号输出至晶体管T2的栅极和N1点，晶体管T2截止；低电压信号端VGL输出低电平信号，晶体管T8导通，则起始信号端STV输出的高电平信号可输出至晶体管T5的栅极，晶体管T5截止。

另外，第一时钟信号端CK1输出低电平信号，晶体管T3导通，低电压信号端VGL输出低电平信号可输出至N2点和晶体管T4的栅极，则晶体管T6和晶体管T4导通。高电压信号端VGH输出的高电平信号通过晶体管T4输出至输出端OUTPUT，此时输出端OUTPUT的输出信号为高电平信号。

此外，因第二时钟信号端CK2输出的是高电平信号，晶体管T7截止。

综上所述，晶体管T1开启，晶体管T2截止，晶体管T3开启，晶体管T4开启，晶体管T5截止，晶体管T6开启，晶体管T7截止，晶体管T8开启，输出端OUTPUT在上述P3阶段输出高电平信号。

需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为P型晶体管为例进行说明的，当所有晶体管均为N型时，需要对图6B中各个控制信号进行翻转。另外在本申请实施例中，输出端OUTPUT的输出信号是低电平信号为有效的信号，输出端OUTPUT的输出信号是高电平信号为无效的信号。

关于栅极驱动电路13(a)中多个移位寄存器单元SR之间的级联关系及栅极驱动电路13(c)中多个移位寄存器单元SR之间的级联关系，可以与栅极驱动电路13(a)中多个移位寄存器单元SR之间的级联关系相同。

栅极驱动电路13中多个移位寄存器单元SR依次级联，因此，在一帧图像内，栅极驱动电路13中各个移位寄存器单元SR会通过各自的输出端OUTPUT逐个输出栅极扫描信号。在此情况下，当第一行亚像素12被扫描后，其余行亚像素12也会逐行被扫描，以使得整个显示区AA中的所有亚像素12共同显示一帧图像。

也可以理解，显示装置100中设置有亚像素12的整个显示区AA都是有图像显示的，或者说显示面板1的显示区AA都是正常点亮，显示图像的。

对于具有折叠形态或滑卷形态的显示装置100来说，显示装置100处于非完全展开状态时，用户的使用习惯一般只观看视野范围内的显示面板1所显示的图像，而一般不会使用显示面板1的折叠部分或滑卷部分。且在显示面板1逐渐展开或者逐渐收卷的过程中，显示面板1的显示面板逐渐变大或者变小，此时显示面板1的显示区域(视野内的显示面板)也是逐渐变化的。对于非显示区域(视野外的显示面板，折叠部分或者滑卷部分)一般会进行插黑处理。此处的插黑处理就是通过控制像素驱动电路D工作的第二阶段中数据信号Data电压的大小，使得在像素驱动电路D工作的第三阶段中驱动晶体管M4上驱动电流I比较小，不足以驱动OLED发光。这样一来，显示面板1的折叠部分或者滑卷部分就会显示一个零灰阶的图像，人眼看到的这部分的显示面板1是黑色的画面。

然而，插黑处理后，显示面板1的非显示区域(折叠部分或者滑卷部分)的所有亚像素12的像素驱动电路D还在继续工作。具体的就是像素驱动电路D工作的第一阶段、第二阶段和第三阶段中各个开关晶体管以及驱动晶体管M4依然按照时序开关或者关闭，电容C0也依然的充电或者放电。而且栅极驱动电路13(a)、栅极驱动电路13(b)及栅极驱动电路13(c)也是在工作，向像素驱动电路D输出栅极扫描信号。这样一来，显示面板1的非显示区域虽然看着是一个黑画面，但是依然有图像在刷新，也就是说显示面板1的非显示区域的功耗并没有节省。另外，随着产品使用时间的延长，像素驱动电路D中的各个晶体管存在老化的现象，驱动晶体管M4的阈值电压Vth可能会有偏移。这样一来，插黑处理时，驱动晶体管M4会有偏移，也可以理解为插黑处理后，驱动电流I并没有小于固定值，驱动电流I有可能会驱动OLED发光。那么，此时显示面板1的非显示区域(折叠部分或者滑卷)就会存在启亮的风险，影响用户的使用体验。

为了解决上述问题，本申请实施例提供了一种栅极驱动电路13，以下以几个示例对栅极驱动电路13进行详细说明。

示例一

本申请实施例提供一种栅极驱动电路13，如图7所示，栅极驱动电路1 3还包括多个扫描控制电路130，多个移位寄存器单元SR与多个扫描控制电路130对应耦接。

第i级移位寄存器单元SR(i)的输出端OUTPUT分别和与其对应耦接的第i个扫描控制电路130的第一信号输入端IN1及第i+1级移位寄存器单元SR(i+1)的输入端IN耦接，扫描控制电路130的第一信号输出端OUTPUT1用于输出栅极扫描信号。

也可以理解为，第i个扫描控制电路130的第一信号输入端IN1与第i级移位寄存器单元SR(i)的输出端OUTPUT耦接，第i个扫描控制电路130的第一信号输出端OUTPUT1与对应行亚像素12耦接。第i级移位寄存器单元SR(i)的输出端OUTPUT输出的栅极扫描信号经过第i个扫描控制电路130传输至对应行亚像素12中的像素驱动电路D。

示例的，如图7所示，第一级移位寄存器单元SR(1)的输出端OUTPUT和与其对应耦接的第一个扫描控制电路130的第一信号输入端IN1耦接，扫描控制电路130的第一信号输出端OUTPUT1用于向与其耦接的亚像素12(亚像素12中的像素驱动电路D)输出栅极扫描信号。第二级移位寄存器单元SR(2)的输出端OUTPUT和与其对应耦接的第二个扫描控制电路130的第一信号输入端IN1耦接，扫描控制电路130的第一信号输出端OUTPUT1用于向与其耦接的亚像素12(亚像素12中的像素驱动电路D)输出栅极扫描信号。

关于扫描控制电路130，示例的，如图8所示，扫描控制电路130包括输出控制子电路20、第一输出子电路30、第二输出子电路40以及存储子电路50。

其中，输出控制子电路20与第一电压端V1、扫描信号端Gout以及第一点H耦接，用于在扫描信号端Gout的控制下，将第一电压端V1的信号传输至第一点H。

第一输出子电路30与第一点H、第一信号输入端IN1以及第一信号输出端OUTPUT1耦接，用于在第一点H的控制下，将第一信号输入端IN1的信号传输至第一信号输出端OUTPUT1。

第二输出子电路40与第一点H、第二电压端V2以及第一信号输出端OUTPUT1耦接，用于在第一点H的控制下，将第二电压端V2的信号传输至第一信号输出端OUTPUT1。

存储子电路50与第二电压端V2及第一点H耦接，用于接收并存储第一点H的信号，还用于向第一点H释放存储在其内部的信号。

上述第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号。在一些实施例中，第一信号输入端IN1的信号为高电平信号时，第二电压端V2的信号为低电平信号。

在另一些实施例中，第一信号输入端IN1的信号为低电平信号时，第二电压端V2的信号为高电平信号。

需要说明的是，在本申请实施例中，第一信号输入端IN1的信号是低电平信号为有效信号，第一信号输入端IN1的信号是高电平信号为无效信号。

那么，对于显示面板1的显示区域(视野范围内)，输出控制子电路20能够在扫描信号端Gout的控制下，将第一电压端V1的信号传输至第一点H。第一输出子电路30在第一点H的控制下将第一信号输入端IN1的信号传输至第一信号输出端OUTPUT1。也可以理解为，第i级移位寄存器单元SR(i)的输出端OUTPUT输出的栅极扫描信号，经过第i个扫描控制电路130，可传输至对应行亚像素12，使得该行亚像素12被扫描。显示面板1中该行亚像素12所处的位置点亮，该位置处正常显示图像。

而，对于显示面板1的非显示区域(视野范围外，也就是显示面板1的折叠部分或或滑卷部分)，输出控制子电路20能够在扫描信号端Gout的控制下，将第一电压端V1的信号传输至第一点H。第二输出子电路40在第一点H的控制下将第二电压端V2的信号传输至第一信号输出端OUTPUT1。此时，扫描控制电路的第一信号输入端IN1的信号不能传输至第一信号输出端OUTPUT1。也可以理解为，第i级移位寄存器单元SR(i)的输出端OUTPUT输出的栅极扫描信号，经过第i个扫描控制电路130，不能传输至对应行亚像素12，只是第二电压端V2的信号传输至亚像素12。那么，该行亚像素12就不能被扫描，显示面板1中该行亚像素12所处的位置不能被点亮，该位置处不能正常显示图像，也就是说该位置处显示面板1呈现黑画面。对于显示面板1的折叠部分或者滑卷部分的所有行亚像素12均可以按照上述操作，使得折叠部分或者滑卷部分呈现黑画面。

这样一来，栅极驱动电路13发出的栅极扫描信号并没有传输至与其耦接的亚像素12，则亚像素12中的像素驱动电路D就不会工作，像素驱动电路中的各个开关晶体管、驱动晶体管M4及电容C0一直处于关闭状态，因此可以节省功耗。另一方面，由于像素驱动电路D没有工作，像素驱动电路中的各个开关晶体管、驱动晶体管M4及电容C0处于关闭状态，就避免了插黑处理时显示面板1的非显示区域异常起亮的问题。

关于输出控制子电路20，在本申请的一些实施例中，如图9所示，输出控制子电路20包括第一晶体管Z1，第一晶体管Z1的栅极与扫描信号端Gout耦接，第一晶体管Z1的第一极与第一电压端V1耦接，第一晶体管Z1的第二极与第一点H耦接。

关于第一输出子电路30，在本申请的一些实施例中，如图9所示，第一输出子电路30包括第二晶体管Z2，第二晶体管Z2的栅极与第一点H耦接，第二晶体管Z2的第一极与第一信号输入端IN1耦接，第二晶体管Z2的第二极与第一信号输出端OUTPUT1耦接。

关于第二输出子电路40，在本申请的一些实施例中，如图9所示，第二输出子电路40包括第三晶体管Z3，第三晶体管Z3的栅极与第一点H耦接，第三晶体管Z3的第一极与第二电压端V2耦接，第三晶体管Z3的第二极与第一信号输出端OUTPUT1耦接。

关于存储子电路50，在本申请的一些实施例中，如图9所示，存储子电路50包括电容C3，电容C3的第一端与第一点H耦接，电容C3的第二端与第二电压端V2耦接。电容C3可用于接收并存储第一点H的信号，还用于向第一点H释放存储在其内部的信号。

需要说明的是，晶体管的第一极可以为源极，第二极可以为漏极，或者晶体管的第一极可以为漏极，第二极为源极，本申请对此不作限定。

在本申请的一些实施例中，如图9所示，第二晶体管Z2与第三晶体管Z3互为P型晶体管和N型晶体管。

可以理解为，第二晶体管Z2为P型晶体管时，第三晶体管Z3为N型晶体管；第二晶体管Z2为N型晶体管时，第三晶体管Z3为P型晶体管。

这样一来，在第一点H的信号的控制下，第二晶体管Z2和第三晶体管Z3不同时开启或者不同时关闭。第二晶体管Z2开启时，第三晶体管Z3关闭，扫描控制电路130的第一信号输入端IN1的信号传输至扫描控制电路130的第一信号输出端OUTPUT1。在此情况下，移位寄存器单元SR的输出端OUTPUT的信号，经过扫描驱动电路130，可传输至与其耦接的一行亚像素12，则该行亚像素12正常被扫描，显示面板1正常显示图像。第三晶体管Z3开启时，第二晶体管Z3关闭，扫描控制电路130的第二电压端V2的信号传输至第一信号输出端OUTPUT1，在此情况下，移位寄存器单元SR的输出端OUTPUT的信号不能传输至与其耦接的一行亚像素12，则该亚像素12不能被扫描，显示面板1中该行亚像素12所在的区域呈现黑画面。

在一些实施例中，如图7所示，移位寄存器单元SR为数据写入控制单元，此时栅极驱动电路13是用于发出栅极驱动信号Gate的栅极驱动电路13(b)。

栅极驱动电路13(b)包括多个级联的移位寄存器单元SR和多个扫描控制电路130，多个级联的移位寄存器单元SR和多个扫描控制电路130对应耦接。也就是说第i级移位寄存器单元SR(i)的输出端OUTPUT分别和与其对应耦接的第i个扫描控制电路的第一信号输入端IN1及第i+1级移位寄存器单元SR(i+1)的输入端IN耦接，扫描控制电路130的第一信号输出端OUTPUT1用于输出栅极扫描信号。

其中，第i个扫描控制电路130的扫描信号端Gout与第m级移位寄存器单元SR(m)的输出端耦接，m<i，m和i为正整数。

可以理解为，第i个扫描控制电路130的扫描信号端Gout并不与第i级移位寄存器单元SR(i)的输出端OUTPUT对应耦接，而是与第i级之前的移位寄存器单元SR的输出端耦接，如与第i-1级、第i-2级或第i-3级等移位寄存器单元SR的输出端耦接。

以下，以栅极驱动电路13(b)驱动方法对本申请实施例提供的扫描控制电路130的驱动方法进行说明。栅极驱动电路13(b)驱动方法包括：

输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的第一信号传输至第一点H。第一输出子电路30在第一点H的控制下导通，将第一信号输入端IN1的信号传输至第一信号输出端OUTPUT1。栅极驱动电路13(b)中第一信号输出端OUTPUT1用于向与其耦接的亚像素12输出栅极扫描信号(栅极驱动信号Gate)，使得亚像素12被扫描，从而驱动OLED发光，显示面板1正常显示图像。

示例的，如图10所示，在第一区域①，第一电压端V1的第一信号为低电平信号VGL，那么输出控制子电路20在扫描信号端Gout的控制下，第一电压端V1的低电平信号VGL传输至第一点H，并且给电容C3充电。然后在第一点H的控制下(此时电容C3放电，维持第一点H的低电平信号)，第三晶体管Z3关闭，第二晶体管Z2导通，则第一信号输入端IN1的信号(例如为低电平信号)可传输至第一信号输出端OUTPUT1。那么，栅极驱动电路(b)的数据写入控制单元的信号可以正常写入与栅极驱动电路(b)耦接的亚像素12的像素驱动电路D中，显示面板1的该行亚像素12被点亮，正常显示图像。

需要说明的是，显示面板1的第一区域①包括多行亚像素12，且多行亚像素素12沿第二方向Y依次排布，每行亚像素12对应耦接一个扫描控制电路130。图10示意了第i个扫描控制电路130的信号变化(包括扫描信号端Gout(i-1)及H(i)的信号变化)，第i个之前的扫描控制电路130的信号变化可以与第i个扫描控制电路130的信号变化可以相同(图10未示出)。通过控制i的取值来控制第一区域①的面积大小，也就是说可以控制被点亮的亚像素12的行数，以控制显示面板1的显示区域的面积大小。

输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的第二信号传输至第一点H，第二输出子电路40在第一点H的控制下导通，将第二电压端V2的信号传输至第一信号输出端OUTPUT1。

其中，第一电压端V1的第一信号和第二信号互为高电平信号和低电平信号；第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号。

示例的，如图10所示，在第二区域②，第一电压端V1的第二信号为高电平信号VGH，那么输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的高电平信号VGH传输至第一点H，并且给电容C3充电。然后在第一点H的控制下(此时电容C3放电，维持第一点H的高电平信号)，第二晶体管Z2关闭，第三晶体管Z3导通，则第二电压端V2的信号可传输至第一信号输出端OUTPUT1。由于第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号，此时第二电压端V2例如可以为高电平信号，第一信号输出端OUTPUT1为高电平信号。那么，与第一信号输出端OUTPUT1耦接的亚像素12的像素驱动电路D不能正常的工作。即，在像素驱动电路D工作的第二阶段，在栅极驱动信号Gate(第一信号输出端OUTPUT1的高电平信号)的控制下，开关晶体管M3和开关晶体管M2均关闭，数据信号Data不能正常写入驱动晶体管M4。然后在像素驱动电路D工作的第三阶段，驱动晶体管M4关闭，电压ELVDD与ELVSS之间的电流通路无法导通，OLED无法正常发光。也就是说栅极驱动电路(b)的数据写入控制单元的信号不能正常写入与栅极驱动电路(b)耦接的亚像素12的像素驱动电路D中，显示面板1的该行亚像素12不能被点亮，显示面板不能正常显示图像，呈现黑画面。

同理，显示面板1的第二区域②包括多行亚像素12，且多行亚像素素12沿第二方向Y依次排布，每行亚像素12对应耦接一个扫描控制电路130。图10示意了第i+1个扫描控制电路130的信号变化(包括扫描信号端Gout(i)及H(i+1)的信号变化)，第i+1个之后的扫描控制电路130的信号变化可以与第i+1个扫描控制电路130的信号变化可以相同(图10未示出)。通过控制i的取值来控制第二区域②的面积大小，也就是说可以控制不能被点亮的亚像素12的行数，以控制显示面板1的非显示区域的面积大小。这样一来，显示面板1的非显示区域(折叠部分或者滑卷部分)就能够实现真正的黑画面，非显示区域的亚像素12的像素驱动电路D没有正常的工作，即开关晶体管M3、开关晶体管M2及驱动晶体管M4关闭，相比于插黑处理，一方面可以节省功耗，另一方面驱动晶体管M4上并无电流通过，避免了显示面板1的非显示区域异常起亮的问题。

在另一些实施例中，移位寄存器单元SR为发光控制单元，此时栅极驱动电路13是用于发出发光控制信号EM的栅极驱动电路13(c)。

栅极驱动电路13(c)包括多个级联的移位寄存器单元SR和多个扫描控制电路130，多个级联的移位寄存器单元SR和多个扫描控制电路130对应耦接。第i级移位寄存器单元SR(i)的输出端OUTPUT分别和与其对应耦接的第i个扫描控制电路的第一信号输入端IN1及第i+1移位寄存器单元SR(i+1)的输入端IN耦接，扫描控制电路130的第一信号输出端OUTPUT1用于输出栅极扫描信号。

在此情况下，第i个扫描控制电路130的扫描信号端Gout与第i级移位寄存器单元SR(数据写入控制单元)的输出端OUTPUT耦接，i为正整数。

以下，以栅极驱动电路13(c)驱动方法对本申请实施例提供的扫描控制电路130的驱动方法进行说明。栅极驱动电路13(c)驱动方法包括：

输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的第一信号传输至第一点H。第一输出子电路30在第一点H的控制下导通，将第一信号输入端IN1的信号传输至第一信号输出端OUTPUT1。栅极驱动电路13(c)中第一信号输出端OUTPUT1用于向与其耦接的亚像素12输出栅极扫描信号(发光控制信号EM)，使得亚像素12被扫描，从而驱动OLED发光，显示面板1正常显示图像。

示例的，如图11所示，在第一区域①，第一电压端V1的第一信号为低电平信号VGL，那么输出控制子电路20在扫描信号端Gout的控制下，第一电压端V1的低电平信号VGL传输至第一点H，并且给电容C3充电。然后在第一点H的控制下(此时电容C3放电，维持第一点H的低电平信号)，第三晶体管Z3关闭，第二晶体管Z2导通，则第一信号输入端IN1的信号(例如为低电平信号)可传输至第一信号输出端OUTPUT1。那么，栅极驱动电路(c)的发光控制单元的信号可以正常写入与栅极驱动电路(c)耦接的亚像素12的像素驱动电路D中，显示面板1的该行亚像素12被点亮，正常显示图像。

需要说明的是，显示面板1的第一区域①包括多行亚像素12，且多行亚像素素12沿第二方向Y依次排布，每行亚像素12对应耦接一个扫描控制电路130。图11示意了第i个扫描控制电路130的信号变化(包括扫描信号端Gout(i)及H(i)的信号变化)，第i个之前的扫描控制电路130的信号变化可以与第i个扫描控制电路130的信号变化可以相同(图11未示出)。通过控制i的取值来控制第一区域①的面积大小，也就是说可以控制被点亮的亚像素12的行数，以控制显示面板1的显示区域的面积大小。

输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的第二信号传输至第一点H，第二输出子电路40在第一点H的控制下导通，将第二电压端V2的信号传输至第一信号输出端OUTPUT1。

其中，第一电压端V1的第一信号和第二信号互为高电平信号和低电平信号；第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号。

示例的，如图11所示，在第二区域②，第一电压端V1的第二信号为高电平信号VGH，那么输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的高电平信号VGH传输至第一点H，并且给电容C3充电。然后在第一点H的控制下(此时电容C3放电，维持第一点H的高电平信号)，第二晶体管Z2关闭，第三晶体管Z3导通，则第二电压端V2的信号可传输至第一信号输出端OUTPUT1。由于第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号，此时第二电压端V2例如可以为高电平信号，第一信号输出端OUTPUT1为高电平信号。那么，与第一信号输出端OUTPUT1耦接的亚像素12的像素驱动电路D不能正常的工作。即，在像素驱动电路D工作的第三阶段，在发光控制信号EM(第一信号输出端OUTPUT1的高电平信号)的控制下，开关晶体管M5和开关晶体管M6关闭，电压ELVDD与ELVSS之间的电流通路无法导通，OLED无法正常发光。也就是说栅极驱动电路(c)的发光控制单元的信号不能正常写入与栅极驱动电路(c)耦接的亚像素12的像素驱动电路D中，显示面板1的该行亚像素12不能被点亮，显示面板不能正常显示图像，呈现黑画面。

同理，显示面板1的第二区域②包括多行亚像素12，且多行亚像素素12沿第二方向Y依次排布，每行亚像素12对应耦接一个扫描控制电路130。图11示意了第i+1个扫描控制电路130的信号变化(包括扫描信号端Gout(i+1)及H(i+1)的信号变化)，第i+1个之后的扫描控制电路130的信号变化可以与第i+1个扫描控制电路130的信号变化可以相同(图11未示出)。通过控制i的取值来控制第二区域②的面积大小，也就是说可以控制不能被点亮的亚像素12的行数，以控制显示面板1的非显示区域的面积大小。这样一来，显示面板1的非显示区域(折叠部分或者滑卷部分)就能够实现真正的黑画面，非显示区域的亚像素12的像素驱动电路D没有正常的工作，即开关晶体管M5、开关晶体管M6关闭，相比于插黑处理，一方面可以节省功耗，另一方面驱动晶体管M4上并无电流通过，避免了显示面板1的非显示区域异常起亮的问题。

示例二

示例二与示例一的不同之处在于，扫描控制电路130还包括第三输出子电路。

如图12所示，扫描控制电路130包括输出控制子电路20、第一输出子电路30、第二输出子电路40及存储子电路50。

其中，输出控制子电路20、第一输出子电路30、第二输出子电路40及存储子电路50，示例二中和示例一中相同，可参考示例一中相关描述，此处不再赘述。

如图12所示，第三输出子电路60与第一信号输出端OUTPUT1、第二信号输入端IN2以及第二信号输出端OUTPUT2耦接，用于在第一信号输出端OUTPUT1的控制下，将第二信号输入端IN2的信号传输至第二信号输出端OUTPUT2。

关于第三输出子电路60的结构，示例的，如图13所示，第三输出子电路60包括第四晶体管Z4，第四晶体管Z4的栅极与第一信号输出端OUTPUT1耦接，第四晶体管Z4的第一极与第二信号输入端IN2耦接，第四晶体管Z4的第二极与第二信号输出端OUTPUT2耦接。

其中，第四晶体管Z4可以为P型晶体管，也可以为N型晶体管。

本申请实施例提供一种栅极驱动电路13，如图14所示，栅极驱动电路13包括多个级联的移位寄存器单元SR和多个示例二中的扫描控制电路130。多个移位寄存器单元SR与多个扫描控制电路130对应耦接。

第i级移位寄存器单元SR(i)的输出端OUTPUT用于输出栅极扫描信号，还用于和与其对应耦接的第i个扫描控制电路130的第二信号输入端IN2耦接,第i个扫描控制电路130的第一信号输入端IN1与第三电压端V3耦接，第i个扫描控制电路130的第二信号输出端OUTPUT2与第i+1级移位寄存器单元SR(i+1)的输入端IN耦接。

示例的，如图14所示，第一级移位寄存器单元SR(1)的输出端OUTPUT和一行亚像素12耦接，用于向该行亚像素12输出栅极扫描信号；另外，第一级移位寄存器单元SR(1)的输出端OUTPUT还用于和与其对应耦接的第一个扫描控制电路130的第二信号输入端IN2耦接，第一个扫描控制电路130的第二信号输出端OUTPUT2与第二级移位寄存器单元SR(2)的输入端IN耦接。第一个扫描控制电路130可向第二级移位寄存器单元SR(2)输出起始信号STV。第二级移位寄存器单元SR(2)的输出端OUTPUT和一行亚像素12耦接，用于向该行亚像素12输出栅极扫描信号；另外，第二级移位寄存器单元SR(2)的输出端OUTPUT还用于和与其对应耦接的第二个扫描控制电路130的第二信号输入端IN2耦接，第一个扫描控制电路130的第二信号输出端OUTPUT2与第三级移位寄存器单元SR(3)的输入端IN耦接。第二个扫描控制电路130可向第三级移位寄存器单元SR(3)输出起始信号STV。

在一些实施例中，如图13所示，第四晶体管M4为P型晶体管时，第三电压端V3为低电平信号端，则第一信号输入端IN1的信号为低电平信号。

此外，第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号。在此情况下，第二电压端V2的信号为高电平信号。

在另一些实施例中，如图15所示，第四晶体管M4为N型晶体管时，第三电压端V3为高电平信号端，则第一信号输入端IN1的信号为高电平信号。

此外，第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号。在此情况下，第二电压端V2的信号为低电平信号。

以下为了方便说明，以第四晶体管Z4为P型晶体管为例进行详细说明。此时第三电压端V3为低电平信号端。

在本申请的一些实施例中，如图14所示，移位寄存器单元SR为数据写入控制单元，此时栅极驱动电路13是用于发出栅极驱动信号Gate的栅极驱动电路13(b)。

其中，第i个扫描控制电路130的扫描信号端Gout与第m级移位寄存器单元SR(m)的输出端OUTPUT耦接；m<i，m和i为正整数。

可以理解为，第i个扫描控制电路130的扫描信号端Gout并不与第i级移位寄存器单元SR(i)的输出端OUTPUT对应耦接，而是与第i级之前的移位寄存器单元SR的输出端耦接，如与第i-1级、第i-2级或第i-3级等移位寄存器单元SR的输出端耦接。

以下，以栅极驱动电路13(b)驱动方法对本申请实施例提供的扫描控制电路130的驱动方法进行详细说明。栅极驱动电路13(b)驱动方法包括：

输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的第一信号传输至第一点H。第一输出子电路30在第一点H的控制下导通，将第一信号输入端IN1的信号传输至第一信号输出端OUTPUT1。第三输出子电路60在第一信号输出端OUTPUT1的控制下导通，将第二信号输入端IN2的信号传输至第二信号输出端OUTPUT2。栅极驱动电路13(b)中第二信号输出端OUTPUT2用于向与其耦接的下一级移位寄存器单元SR的输入端IN传输起始信号STV。

示例的，如图10所示，在第一区域①，第一电压端V1的第一信号为低电平信号VGL，那么输出控制子电路20在扫描信号端Gout的控制下，第一电压端V1的低电平信号VGL传输至第一点H，并且给电容C3充电。然后在第一点H的控制下(此时电容C3放电，维持第一点H的低电平信号)，第三晶体管Z3关闭，第二晶体管Z2导通，则第一信号输入端IN1的信号(例如为低电平信号)可传输至第一信号输出端OUTPUT1。

示例的，如图13所示，第三输出子电路60中的第四晶体管Z4为P型晶体管时，第三输出子电路60在第一信号输出端OUTPUT1(低电平信号)的控制下导通，将第二信号输入端IN2的信号传输至第二信号输出端OUTPUT2。第二信号输出端OUTPUT2的信号可传输至下一级移位寄存器单元SR的输入端IN，开启下一级移位寄存器单元SR。图10中，在第一区域①，仅以第i个扫描控制电路130的信号变化为例进行示意。

这样一来，栅极驱动电路(b)中，与第一区域①中多行亚像素12对应耦接的多个移位寄存器单元SR(与)正常级联，也就是说上一级的移位寄存器单元SR的输出端OUTPUT输出的信号可以作为下一级移位寄存器单元SR的起始信号STV，开启下一级移位寄存器单元SR。多个移位寄存器单元SR的输出端OUTPUT向与其对应耦接的多行亚像素12的像素驱动电路D输出的栅极扫描信号，显示面板1在第一区域①的多行亚像素12被点亮，正常显示图像。

输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的第二信号传输至第一点H。第二输出子电路40在第一点H的控制下导通，将第二电压端V2的信号传输至第一信号输出端OUTPUT1；第三输出子电路60在第一信号输出端OUTPUT1的控制下关闭。

其中，第一电压端V1的第一信号和第二信号互为高电平信号和低电平信号；第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号。

示例的，如图10所示，在第二区域②，第一电压端V1的第二信号为高电平信号VGH，那么输出控制子电路20在扫描信号端Gout的控制下，将第一电压端V1的高电平信号VGH传输至第一点H，并且给电容C3充电。然后在第一点H的控制下(此时电容C3放电，维持第一点H的高电平信号)，第二晶体管Z2关闭，第三晶体管Z3导通，则第二电压端V2的信号可传输至第一信号输出端OUTPUT1。由于第一信号输入端IN1的信号与第二电压端V2的信号互为高电平信号和低电平信号，此时第二电压端V2例如可以为高电平信号，第一信号输出端OUTPUT1为高电平信号。

示例的，如图13所示，第三输出子电路60中的第四晶体管Z4为P型晶体管时，第三输出子电路60在第一信号输出端OUTPUT1(低电平信号)的控制下关闭。那么，第二信号输入端IN2的信号无法传输至第二信号输出端OUTPUT2。

如图12所示，第i+1个扫描控制电路130中第三输出子电路60在第一信号输出端OUTPUT1(低电平信号)的控制下关闭。那么，第i+1级移位寄存器单元SR(i+1)的输出端OUTPUT就不能向第i+2级移位寄存器单元SR(i+2)的输入端IN传输起始信号STV，则第i+1级以后的多级移位寄存器单元SR就不能启动，不能正常的工作。也可以理解为第i+1级以后的多级移位寄存器单元SR的输出端OUTPUT，不能向与其对应耦接的多行亚像素12的像素驱动电路D输出栅极扫描信号。因此，第二区域②中多行亚像素12不被点亮，显示面板1不能正常显示图像，呈现黑画面。

通过控制i的取值来控制第二区域②的面积大小，也就是说可以控制不能被点亮的亚像素12的行数，以控制显示面板1的非显示区域的面积大小。这样一来，显示面板1的非显示区域(折叠部分或者滑卷部分)就能够实现真正的黑画面。非显示区域的亚像素12的像素驱动电路D没有工作，且第i+1级以后的多级移位寄存器单元SR也没有工作，所以就更加能节省功耗。另外，像素驱动电路D没有工作，避免了显示面板1的非显示区域异常起亮的问题。

在本申请的另一些实施例中，移位寄存器单元SR为发光控制单元，此时栅极驱动电路13是用于发出发光控制信号EM的栅极驱动电路13(c)。

其中，第i个扫描控制电路130的扫描信号端Gout与第i级移位寄存器单元SR(i)(数据写入控制单元)的输出端OUTPUT耦接，i为正整数。

扫描控制电路130的驱动方法，与本示例中移位寄存器单元SR为数据写入控制单元时相同，可参考上述相关描述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。