阅读说明：本技术 像素电路 (Pixel circuit ) 是由 欧翰硕 张宇轩 金起弘 于 2019-01-22 设计创作，主要内容包括：本发明公开一种像素电路,包含光电二极管、传送电路、重设电路、信号存储电路以及缓冲电路。该传送电路耦接在该光电二极管与普通浮动扩散节点之间,该重设电路耦接至该普通浮动扩散节点,该信号存储电路耦接至该普通浮动扩散节点,以及该缓冲电路耦接至该信号存储电路。该信号存储电路可在特定节点上存储光电二极管信号,其中该特定节电在一维持阶段具有相较于该普通浮动扩散节点的一较少漏电路径,而该维持阶段在该光电二极管信号被存储在该特定节点上的第一时间点与该像素电路被选择进行读出运作的第二时间点之间的时间区间。(The invention discloses a pixel circuit, which comprises a photodiode, a transmission circuit, a reset circuit, a signal storage circuit and a buffer circuit. The transfer circuit is coupled between the photodiode and a common floating diffusion node, the reset circuit is coupled to the common floating diffusion node, the signal storage circuit is coupled to the common floating diffusion node, and the buffer circuit is coupled to the signal storage circuit. The signal storage circuit may store the photodiode signal on a specific node having a less leakage path than the common floating diffusion node during a sustain period between a first time point when the photodiode signal is stored on the specific node and a second time point when the pixel circuit is selected for a readout operation.)

像素电路

技术领域

本发明涉及电子电路，尤其涉及一种像素电路。

背景技术

相较于一滚动式快门(rolling shutter)图像传感器一行一行地取得图像数据，一全域式快门(global shutter)图像传感器中的全部像素单元均在同一时间区间内取得图像数据。然而，基于某些考虑，各像素单元的图像数据依序地读出而不是同时读出，因此，需要一种像素内的存储机制，来维持一像素单元中的图像数据，直到该像素单元被选择进行读出运作。

上述用于全域式快门的机制仍存在某些问题。例如，在该全域式快门图像传感器中，各像素单元维持其图像数据的时间区间可能不同，尤其是，较其他像素单元晚进行读出运作的像素单元(例如最后一列的像素单元中的任何一个)可能需要维持该像素单元的图像数据很长一段时间，某些副作用就可能从而产生。例如，这个像素单元的图像数据可能因为一漏电流而变得不准确。因此，需要一种新颖的像素单元架构，以解决上述问题。

发明内容

本发明的一目的在于提供一种像素电路，以解决相关技术的问题，例如像素内漏电流或与漏电流相关的读出误差。

本发明至少一实施例提供一种像素电路，其中该像素电路包含一光电二极管(photodiode)、一传送电路、一重设电路、一信号存储电路以及一缓冲电路。该传送电路耦接在该光电二极管与一普通浮动扩散(floating diffusion)节点之间，该重设电路耦接至该普通浮动扩散节点，该信号存储电路耦接至该普通浮动扩散节点，且该缓冲电路耦接至该信号存储电路。该光电二极管用来因应入射光来累积电荷以产生一光电二极管信号。该传送电路用来传送该光电二极管信号至该普通浮动扩散节点。该重设电路用来重设该普通浮动扩散节点并提供一参考信号。该信号存储电路用来将该光电二极管信号存储在一特定节点上，其在该像素电路的一维持阶段具有相较于该普通浮动扩散节点的一较少漏电路径。例如，该维持阶段是在该光电二极管信号被存储在该特定节点上的一第一时间点与该像素电路被选择进行一读出运作的一第二时间点之间的一时间区间。该缓冲电路用来缓冲该像素电路的像素信号，以在该像素电路被选择进行该读出运作时产生输出信号以供读出，尤其是，这些像素信号包含该光电二极管信号以及该参考信号。

本发明至少一实施例提供一种像素电路，其中该像素电路包含一光电二极管、一传送电路、一重设电路、一信号存储电路以及一缓冲电路。该传送电路耦接在该光电二极管与一普通浮动扩散节点之间，该重设电路耦接至该普通浮动扩散节点，该信号存储电路耦接至该普通浮动扩散节点，且该缓冲电路耦接至该普通浮动扩散节点。该光电二极管用来因应入射光来累积电荷以产生一光电二极管信号。该传送电路用来传送该光电二极管信号至该普通浮动扩散节点。该重设电路用来重设该普通浮动扩散节点并提供一参考信号。该信号存储电路用来将该光电二极管信号存储在一特定节点上，其在该像素电路的一维持阶段具有相较于该普通浮动扩散节点的一较少漏电路径。例如，该维持阶段在该光电二极管信号被存储在该特定节点上的一第一时间点与该像素电路被选择进行一读出运作的一第二时间点之间的一时间区间。该缓冲电路用来缓冲该像素电路的像素信号，以在该像素电路被选择进行该读出运作时产生输出信号以供读出，尤其是，这些像素信号包含该光电二极管信号以及该参考信号。

本发明的优点在于，本发明的像素架构提供具有一较少漏电路径(例如具有较少数量的漏电路径和/或具有较少漏电量)的一存储节点。如此一来，副作用(例如漏电流)所造成的信号误差能被减少。

附图说明

图1为依据本发明一实施例的一像素电路的示意图。

图2为依据本发明一实施例的在图1所示的控制信号以及控制电压的时序图。

图3为依据本发明一实施例之一像素电路的示意图。

图4为依据本发明一实施例的在图3所示的控制信号以及控制电压的时序图。

图5为依据本发明一实施例的一像素电路的示意图。

图6为依据本发明一实施例的在图5所示的控制信号以及控制电压的时序图。

图7为依据本发明一实施例的一像素电路的示意图。

图8为依据本发明一实施例的在图7所示的控制信号以及控制电压的时序图。

图9为依据本发明一实施例的一共用像素电路的示意图。

图10为依据本发明一实施例的一共用像素电路的示意图。

【符号说明】

10、30、50、70 像素电路

90、100 共用像素电路

110、110_1、110_2 光电二极管

120、120_1、120_2 传送电路

130 重设电路

140、340、540、

540_1、540_2、

740_1、740_2、信号存储电路

150 缓冲电路

M1、M2、M31、M32、M4、M5、

M61、M62 晶体管

C1、C2、C51、C52 电容器

PD0 光电二极管节点

FD0、FD1、FD2、

FD5、FD51、FD52、

FD9、FD10 浮动扩散节点

VREF 参考电压

VCTRL 控制电压

TX、RST、GTX、GRST、SEL、

TX_1、GTX_1、GRST_1、

TX_2、GTX_2、GRST_2 控制信号

SFO 输出端子

210、220、230、240、250、260、

420、430、440、450、460、

620、630、640、651、652、660、

820、830、840、850、860阶段

ΔV 电压降

具体实施方式

图1为依据本发明一实施例的像素电路10的示意图。像素电路10可包含一光电二极管110、一传送电路120、一重设电路130、一信号存储电路140以及一缓冲电路150。传送电路120耦接在光电二极管110与一浮动扩散节点FD0之间，重设电路130耦接至浮动扩散节点FD0，信号存储电路140耦接至浮动扩散节点FD0，而缓冲电路150耦接至信号存储电路140。

在本实施例中，光电二极管110通过一光电二极管节点PD0耦接至传送电路120，且光电二极管110可因应入射光来累积电荷以在光电二极管节点PD0上产生一光电二极管信号。传送电路120可包含至少一晶体管诸如晶体管M1，其中晶体管M1的一栅极端子耦接至一控制信号TX。重设电路130可包含至少一晶体管诸如晶体管M2，其中晶体管M2的一栅极端子耦接至一控制信号RST。信号存储电路140可包含一第一开关电路以及一电容器C1，其中该第一开关电路可包含至少一晶体管诸如晶体管M31，其中，晶体管M31的一栅极端子耦接至一控制信号GTX，且电容器C1耦接在一浮动扩散节点FD1与一控制电压VCTRL之间。缓冲电路150可包含一源极跟随器(source follower)以及一选择电路，其中该源极跟随器可包含一晶体管M4，且该选择电路可包含至少一晶体管诸如晶体管M5。晶体管M4的一漏极与一栅极分别耦接至一参考电压VREF与信号存储电路140(例如浮动扩散节点FD1)，而晶体管M5耦接在晶体管M4的一源极端子与一输出端子SFO之间，且晶体管M5的一栅极端子耦接至一控制信号SEL。当控制信号SEL的状态为高(即逻辑高(logic high))，缓冲电路150可被致能并可缓冲一输入信号(例如任一像素信号)，以依据晶体管M4的栅极端子上的该输入信号(即一输入电压)在输出端子SFO上产生一输出信号(例如一输出电压)。例如，当控制信号SEL为高，晶体管M4可将该输入电压从晶体管M4的栅极端子传送至晶体管M4的源极端子以产生该输出电压，且晶体管M5可输出该输出电压至输出端子SFO。此外，一电流源(未显示)可耦接至输出端子SFO以供应缓冲电路150偏压电流，但本发明不限于此。

连同图1参考图2，其为依据本发明一实施例的在图1所示的控制信号GTX、RST、TX与SEL以及控制电压VCTRL的时序图。需注意的是，图2所示的时序图只是为了说明的目的，并非本发明的限制。在阶段210的期间，当控制信号RST与TX的状态为高(即逻辑高)且控制信号GTX的状态为低(即逻辑低)，光电二极管节点PD0以及浮动扩散节点FD0(例如其电压电平)可被同时重设在一参考电平。在某些实施例中，可有额外的重设电路(与重设电路130类似)耦接至光电二极管节点PD0以用来重设光电二极管节点PD0，但本发明不限于此。在控制信号RST与TX的状态转为低后，光电二极管110可开始因应入射光来累积电荷(例如在照相时进行曝光)以在光电二极管节点PD0上产生一光电二极管信号(例如图像数据)。在阶段220的期间，当控制信号GTX与RST的状态为高且控制信号TX的状态为低，浮动扩散节点FD1(例如其电压电平)可被重设在该参考电平。在阶段230的期间，当控制信号GTX与TX的状态为高且控制信号RST的状态为低，传送电路120可传送该光电二极管信号至浮动扩散节点FD0以及信号存储电路140，而当控制信号GTX与TX的状态转为低，该光电二极管信号可被存储在信号存储电路140中(例如存储在浮动扩散节点FD1上)。

对于一全域式快门图像传感器，可能需要维持图像数据(存储在信号存储电路140中的光电二极管信号)直到像素电路10被选择进行一读出运作。如图1所示，相较于浮动扩散节点FD0，一特定节点诸如浮动扩散节点FD1在像素电路10的一维持阶段的期间可具有一较少漏电路径(例如具有较少数量的漏电路径或是具有较少的漏电量)，其中该维持阶段在该光电二极管信号被存储在浮动扩散节点FD1上的一第一时间点与该像素电路被选择进行该读出运作的一第二时间点之间的一时间区间。由于浮动扩散节点FD1的漏电路径数量较浮动扩散节点FD0少，因此浮动扩散节点FD1可较不受漏电流影响。

连同图1参考图2，为了进一步减少漏电流，在该维持阶段(例如图2所示的阶段240)的期间，一电压降ΔV可被施加在控制电压VCTRL以将存储在浮动扩散节点FD1的光电二极管信号的电压电平下拉(pull down)至一较低电平。由于存储在浮动扩散节点FD1的光电二极管信号的电压电平减少了ΔV，漏电流可被进一步减少。在某些实施例中，控制电压VCTRL以及电容器C1可被忽略，但本发明不限于此。在本实施例中，晶体管M2在像素电路10的维持阶段(例如图2所示的阶段240)的期间被关闭的，但本发明不限于此。在某些实施例中，重设电路130可在像素电路10的维持阶段的期间重设浮动扩散节点FD0，尤其是，控制信号RST在该维持阶段的期间可调整为逻辑高来开启晶体管M2，但本发明不限于此。例如，在一强光状态下，光电二极管节点PD0可能累积大量的电荷(例如溢出电子)，且在真实状况下晶体管M1与M31难以完全关闭，若晶体管M2在像素电路10的维持阶段的期间开启的，参考电压VREF可吸收从光电二极管节点PD0漏至浮动扩散节点FD0的溢出电子，以避免浮动扩散节点FD1受这些溢出电子影响。

连同图1参考图2，当控制信号SEL的状态转为高，其表示像素电路10被选择进行该读出运作，施加在控制电压VCTRL的电压降ΔV在此时可被移除，而存储在浮动扩散节点FD1上的光电二极管信号的电压电平即可从该较低电平恢复。在阶段250的期间，当控制信号GTX、RST、与TX的状态为低，缓冲电路150可依据该光电二极管信号在输出端子SFO上产生一第一输出信号。在阶段260的期间，当控制信号GTX与RST的状态为高且控制信号TX的状态为低，该参考信号可从参考电压VREF被传送至浮动扩散节点FD1，且缓冲电路150可依据该参考信号在输出端子SFO上产生一第二输出信号。

图3为依据本发明一实施例的像素电路30的示意图。与图1所示的像素电路10的主要差异在于其内的信号存储电路的架构的改变，例如，图1所示的信号存储电路140在本实施例中可由信号存储电路340取代。尤其是，除了与信号存储电路140相同的晶体管M31与电容器C1，信号存储电路340可还包含一晶体管M32以及一电容器C2。晶体管M32耦接在浮动扩散节点FD1与浮动扩散节点FD2之间，其中晶体管M32的栅极端子耦接至一控制信号GRST。电容器C2耦接在浮动扩散节点FD2与控制电压VCTRL之间。另外，缓冲电路150(M4的栅极端子)耦接至浮动扩散节点FD2而不是浮动扩散节点FD1。

连同图3参考图4，其为依据本发明一实施例的在图3所示的控制信号GTX、GRST、RST、TX与SEL以及控制电压VCTRL的时序图。需注意的是，图4所示的时序图只是为了说明的目的，并非本发明的限制。由于在本实施例中阶段420以前的操作与图1与图2所示的实施例类似，本实施例中的相关细节在此不赘述。在阶段420的期间，当控制信号GTX、GRST、RST的状态为高且控制信号TX的状态为低，浮动扩散节点FD1与FD2的电压电平可被重设于该参考电平，且当控制信号GRST与RST的状态转为低，该参考信号可被存储在信号存储电路中(例如存储在浮动扩散节点FD2上)。在阶段430的期间，当控制信号GTX与TX的状态为高且控制信号GRST与RST的状态为低，传送电路120可将该光电二极管信号传送至浮动扩散节点FD0与信号存储电路340(即浮动扩散节点FD1)，且当控制信号GTX与TX的状态转为低，该光电二极管信号可被存储在信号存储电路340中(例如存储在浮动扩散节点FD1)。

连同图3参考图4，为了进一步减少漏电流，在该维持阶段(例如图4所示的阶段440)的期间，电压降ΔV可被施加在控制电压VCTRL以将存储在浮动扩散节点FD1的光电二极管信号的电压电平与存储在浮动扩散节点FD2的参考信号下拉至较低电平。如此一来，浮动扩散节点FD1与FD2的漏电流可被进一步减少。在某些实施例中，控制电压VCTRL以及电容器C1与C2可被忽略，但本发明不限于此。在本实施例中，晶体管M2在像素电路30的维持阶段(例如图4所示的阶段440)的期间是关闭的，但本发明不限于此。在某些实施例中，重设电路130可在像素电路30的维持阶段的期间重设浮动扩散节点FD0，尤其是，控制信号RST在该维持阶段的期间可调整为逻辑高来开启晶体管M2，但本发明不限于此。例如，在一强光状态下，光电二极管节点PD0可能累积大量的电荷(例如溢出电子)，且在真实状况下晶体管M1与M31难以完全关闭，若晶体管M2在像素电路30的维持阶段的期间开启的，参考电压VREF可吸收从光电二极管节点PD0漏至浮动扩散节点FD0的溢出电子，以避免浮动扩散节点FD1受这些溢出电子影响。

连同图3参考图4，当控制信号SEL的状态转为高，其表示像素电路30被选择进行该读出运作，施加在控制电压VCTRL的电压降ΔV在此时可被移除，而存储在浮动扩散节点FD1上的光电二极管信号的电压电平以及存储在浮动扩散节点FD2上的参考信号的电压电平即可从这些较低电平恢复。在阶段450的期间，当控制信号GTX、GRST、RST、与TX的状态为低，缓冲电路150可依据该参考信号在输出端子SFO上产生一第一输出信号。在阶段460的期间，当控制信号GRST的状态为高且控制信号GTX、RST与TX的状态为低，晶体管M32可将该光电二极管信号从浮动扩散节点FD1传送至浮动扩散节点FD2，且缓冲电路150可依据该光电二极管信号在输出端子SFO上产生一第二输出信号。

对于图3所示的架构，该第一输出信号(在本实施例中可代表该参考信号)与该第二输出信号(在本实施例中可代表该光电二极管信号)之间的差值(例如电压差)能较不受漏电流影响。例如，假设该光电二极管信号与该参考信号的真实电压电平分别为(V_FD1–E_FD1)与(V_FD2–E_FD2)，其中V_FD1与V_FD2分别代表该光电二极管信号与该参考信号的理想电压电平，且E_FD1与E_FD2分别代表浮动扩散二极管FD1与FD2的漏电流所造成的误差；此情况下，该光电二极管信号与该参考信号之间的差值可为(V_FD1–E_FD1)–(V_FD2–E_FD2)，其可表示该差值的误差能被减少。

图5为依据本发明一实施例的像素电路50的示意图。像素电路50可包含光电二极管110、传送电路120、重设电路130、一信号存储电路540以及缓冲电路150。传送电路120耦接在光电二极管110与一浮动扩散节点FD5之间，且重设电路130、信号存储电路540以及缓冲电路150均耦接至浮动扩散节点FD5。

如图5所示，信号存储电路540可包含一开关电路以及一电容器C51，其中此开关电路可包含至少一晶体管诸如耦接在浮动扩散节点FD5与一浮动扩散节点FD51之间的晶体管M61，且晶体管M61的栅极端子耦接至控制信号GTX。电容器C51耦接在浮动扩散节点FD51与控制电压VCTRL之间。为简明起见，本实施例中的相关细节在此不赘述。

连同图5参考图6，其为依据本发明一实施例的在图5所示的控制信号GTX、RST、TX与SEL以及控制电压VCTRL的时序图。需注意的是，图6所示的时序图只是为了说明的目的，并非本发明的限制。由于在本实施例中阶段620以前的操作与图1与图2所示的实施例类似，本实施例中的相关细节在此不赘述。在阶段620的期间，当控制信号GTX与RST的状态为高且控制信号TX的状态为低，浮动扩散节点FD5与FD51的电压电平可被重设在该参考电平。在阶段630的期间，当控制信号GTX与TX的状态为高且控制信号RST的状态为低，传送电路120可将该光电二极管信号传送至浮动扩散节点FD5与信号存储电路540，且当控制信号GTX与TX的状态转为低，该光电二极管信号可被存储在信号存储电路540中(例如存储在浮动扩散节点FD51)。

本实施例的优点与前述实施例类似。相较于图5中的浮动扩散节点FD5，图5中的一特定节点诸如浮动扩散节点FD51在像素电路50的维持阶段(例如图6所示的阶段640)可具有较少的漏电路径，因此浮动扩散节点FD51较不受漏电流影响。

连同图5参考图6，为了进一步减少漏电流，在该维持阶段(例如阶段640)的期间，电压降ΔV可被施加在控制电压VCTRL以将存储在浮动扩散节点FD51的光电二极管信号的电压电平下拉至一较低电平。由于存储在浮动扩散节点FD51的光电二极管信号的电压电平减少了ΔV，漏电流可被进一步减少。在某些实施例中，控制电压VCTRL可为一固定参考电压，但本发明不限于此。在本实施例中，晶体管M2在像素电路50的维持阶段(例如图6所示的阶段640)的期间是关闭的，但本发明不限于此。在某些实施例中，重设电路130可在像素电路50的维持阶段的期间重设浮动扩散节点FD5，尤其是，控制信号RST在该维持阶段的期间可调整为逻辑高来开启晶体管M2，但本发明不限于此。例如，在一强光状态下，光电二极管节点PD0可能累积大量的电荷(例如溢出电子)，且在真实状况下晶体管M1与M61难以完全关闭，若晶体管M2在像素电路50的维持阶段的期间开启的，参考电压VREF可吸收从光电二极管节点PD0漏至浮动扩散节点FD5的溢出电子，以避免浮动扩散节点FD51受这些溢出电子影响。

连同图5参考图6，当控制信号SEL的状态转为高，其表示像素电路50被选择进行该读出运作，施加在控制电压VCTRL的电压降ΔV在此时可被移除，而存储在浮动扩散节点FD51上的光电二极管信号的电压电平即可从该较低电平恢复。在阶段651的期间，当控制信号RST的状态为高且控制信号GTX与TX的状态为低，浮动扩散节点FD5的电压电平可被重设在该参考电平。在阶段652的期间，当控制信号GTX的状态为高且控制信号RST与TX的状态为低，晶体管M61可将该光电二极管信号从浮动扩散节点FD51传送至浮动扩散节点FD5，而缓冲电路150可依据该光电二极管信号在输出端子SFO上产生一第一输出信号。在阶段660的期间，当控制信号GTX与RST的状态为高且控制信号TX的状态为低，该参考信号可从参考电压VREF被传送至浮动扩散节点FD5，且缓冲电路150可依据该参考信号在输出端子SFO上产生一第二输出信号。

图7为依据本发明一实施例的像素电路70的示意图。图5所示的像素电路50与像素电路70之间的主要差异在于其内的信号存储电路的架构的改变，例如，图5所示的信号存储电路540在本实施例中可由一信号存储电路740取代。尤其是，除了与信号存储电路540类似的晶体管M61与电容器C51以外，信号存储电路740可还包含一晶体管M62以及一电容器C52。晶体管M62耦接在浮动扩散节点FD5与一浮动扩散节点FD52之间，其中晶体管M62的栅极端子耦接至控制信号GRST。电容器C52耦接在浮动扩散节点FD52与控制电压VCTRL之间。

连同图7参考图8，其为依据本发明一实施例的在图7所示的控制信号GTX、GRST、RST、TX与SEL以及控制电压VCTRL的时序图。需注意的是，图8所示的时序图只是为了说明的目的，并非本发明的限制。由于在本实施例中阶段820以前的操作与图1与图2所示的实施例类似，本实施例中的相关细节在此不赘述。在阶段820的期间，当控制信号GTX、GRST与RST的状态为高且控制信号TX的状态为低，浮动扩散节点FD5、FD51与FD52的电压电平可被重设在该参考电平，且当控制信号GRST与RST的状态转为低，该参考信号可被存储在信号存储电路740(例如存储在浮动扩散节点FD52上)。在阶段830的期间，当控制信号GTX与TX的状态为高且控制信号GRST与RST的状态为低，传送电路120可将该光电二极管信号传送至浮动扩散节点FD5与信号存储电路740，且当控制信号GTX与TX的状态转为低，该光电二极管信号可被存储在信号存储电路740中(例如存储在浮动扩散节点FD51)。在另一实施例中，依据一不同的时序控制机制，该光电二极管信号以及该参考信号可分别被存储在浮动扩散极点FD52以及FD51，但本发明不限于此。

连同图7参考图8，为了进一步减少漏电流，在该维持阶段(例如图8所示的阶段840)的期间，电压降ΔV可被施加在控制电压VCTRL以将存储在浮动扩散节点FD51的光电二极管信号的电压电平以及存储在浮动扩散节点FD52的参考信号的电压电平下拉至较低电平。如此一来，浮动扩散节点FD51与FD52的漏电流可被进一步减少。在某些实施例中，控制电压VCTRL可为一固定参考电压，但本发明不限于此。

连同图7参考图8，当控制信号SEL的状态转为高，其表示像素电路70被选择进行该读出运作，施加在控制电压VCTRL的电压降ΔV在此时可被移除，而存储在浮动扩散节点FD51上的光电二极管信号的电压电平以及存储在浮动扩散节点FD52上的参考信号的电压电平即可从这些较低电平恢复。在阶段850的期间，当控制信号GRST的状态为高且控制信号GTX、RST与TX的状态为低，晶体管M62可将该参考信号从浮动扩散节点FD52传送至浮动扩散节点FD5，且缓冲电路150可依据该参考信号在输出端子SFO上产生一第一输出信号。在阶段860的期间，当控制信号GTX的状态为高且控制信号GRST、RST与TX的状态为低，晶体管M61可将该光电二极管信号从浮动扩散节点FD51传送至浮动扩散节点FD5，且缓冲电路150可依据该光电二极管信号在输出端子SFO上产生一第二输出信号。

与图3所示的架构的优点类似，针对像素电路70的该光电二极管信号与该参考信号之间的差值输出能较不受漏电流影响。在阅读以上实施例的说明后，本领域技术人员应了解这个优点。为简明起见，图8所示的实施例的相关细节在此不赘述。

在某些实施例中，重设电路130、缓冲电路150以及一普通浮动扩散节点(例如图5所示的浮动扩散节点FD5)可与一或多个邻近像素电路共用。图9为依据本发明一实施例的共用像素电路90的示意图。例如，共用像素电路90可包含两个像素电路，其中这两个像素电路中的一个可包含一光电二极管110_1、一传送电路120_1、一信号存储电路540_1、重设电路130以及缓冲电路150，且这两个像素电路中的另一个可包含一光电二极管110_2、一传送电路120_2、一信号存储电路540_2、重设电路130以及缓冲电路150。共用像素电路90中的这两个像素电路均可作为图5所示的像素电路50的例子。也就是说，这两个像素电路可共用重设电路130、缓冲电路150以及该普通浮动扩散节点(例如浮动扩散节点FD9)。又例如，共用像素电路90可包含三个以上的像素电路，其任两者互相类似，其中这三个以上的像素电路可共用重设电路130、缓冲电路150以及该普通浮动扩散节点，但本发明不限于此。在阅读以上实施例后，本领域技术人员应了解共用像素电路90的控制信号TX_1、TX_2、GTX_1、GTX_2、RST与SEL以及控制电压VCTRL的相关操作。为简明起见，这些实施例的相关细节在此不赘述。

图10为依据本发明一实施例的共用像素电路100的示意图。例如，共用像素电路100可包含两个像素电路，其中这两个像素电路中的一个可包含一光电二极管110_1、一传送电路120_1、一信号存储电路740_1、重设电路130以及缓冲电路150，且这两个像素电路中的另一个可包含一光电二极管110_2、一传送电路120_2、一信号存储电路740_2、重设电路130以及缓冲电路150。共用像素电路100中的这两个像素电路均可作为图7所示的像素电路70的例子。也就是说，这两个像素电路可共用重设电路130、缓冲电路150以及该普通浮动扩散节点(例如浮动扩散节点FD10)。又例如，共用像素电路100可包含三个以上的像素电路，其任两者互相类似，其中这三个以上的像素电路可共用重设电路130、缓冲电路150以及该普通浮动扩散节点，但本发明不限于此。在阅读以上实施例后，本领域技术人员应了解共用像素电路100的控制信号TX_1、TX_2、GTX_1、GTX_2、GRST_1、GRST_2、RST与SEL以及控制电压VCTRL的相关操作。为简明起见，这些实施例的相关细节在此不赘述。

总结来说，本发明所提出的像素电路的架构提供具有较少漏电路径(例如，具有较少数量的漏电路径或具有较少漏电量)的存储节点来存储该光电二极管信号。另外，依据前述的实施例来实施能进一步减少漏电流。如此一来，这些副作用(诸如漏电流)所造成的信号误差能被减少。

以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。