阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 金雄来 于 2018-12-12 设计创作，主要内容包括：本发明提供了一种半导体器件。半导体器件包括列控制电路和核心电路。列控制电路响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲来从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号。核心电路被配置成包括多个存储体。多个存储体中的任一个通过读取列信号和写入列信号来激活以执行内部读取操作和写入操作。(The invention provides a semiconductor device. The semiconductor device includes a column control circuit and a core circuit. The column control circuit generates a read column signal and a write column signal from a read bank address signal and a write bank address signal in response to a read latch pulse and a write latch pulse generated during a masked write operation. The core circuit is configured to include a plurality of memory banks. Any one of the plurality of banks is activated by the read column signal and the write column signal to perform an internal read operation and a write operation.)

半导体器件

相关申请的交叉引用

本申请要求于2018年9月6日提交的申请号为10-2018-0106651的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及执行掩蔽写入操作的半导体器件。

背景技术

一般来说，诸如动态随机存取存储器(DRAM)器件之类的半导体器件可以包括多个存储体组，其具有通过地址来选择的单元阵列。存储体组中的每一个可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任一个，并且可以执行用于通过输入/输出(I/O)线来输出在所选的存储体组所包括的单元阵列中储存的数据的列操作。

发明内容

根据一个实施例，一种半导体器件包括列控制电路和核心电路。列控制电路响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲来从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号。核心电路被配置成包括多个存储体。所述多个存储体中的任一个通过读取列信号和写入列信号来激活以执行内部读取操作和写入操作。

根据另一实施例，一种半导体器件包括存储体控制电路、信号合成电路和列信号生成电路。存储体控制电路被配置成响应于第一和第二读取锁存脉冲来从第一和第二读取存储体地址信号生成第一和第二读取锁存地址信号、或者第一和第二内部读取锁存地址信号。此外，存储体控制电路被配置成响应于第一和第二写入锁存脉冲来从第一和第二写入存储体地址信号生成第一和第二写入锁存地址信号、或者第一和第二内部写入锁存地址信号。信号合成电路被配置成通过合成在掩蔽写入操作的内部读取操作期间按顺序被使能的第一和第二读取脉冲来生成读取合成信号。此外，信号合成电路被配置成通过合成在掩蔽写入操作的写入操作期间按顺序被使能的第一和第二写入脉冲来生成写入合成信号。列信号生成电路被配置成响应于读取合成信号来将第一和第二读取锁存地址信号、或者第一和第二内部读取锁存地址信号输出为第一和第二读取列信号。此外，列信号生成电路被配置成响应于写入合成信号来将第一和第二写入锁存地址信号、或者第一和第二内部写入锁存地址信号输出为第一和第二写入列信号。

附图说明

图1示出了图示根据本公开的一个实施例的半导体器件的配置的框图。

图2示出了图示图1的半导体器件中包括的锁存脉冲生成电路的配置的框图。

图3示出了图示图1的半导体器件中包括的存储体地址生成电路的配置的框图。

图4示出了图示图3的存储体地址生成电路中包括的第一计数器的配置的电路图。

图5示出了图示图3的存储体地址生成电路中包括的第一管道电路的配置的框图。

图6示出了图示图3的存储体地址生成电路中包括的第二计数器的配置的电路图。

图7示出了图示图3的存储体地址生成电路中包括的第二管道电路的配置的框图。

图8示出了图示图1的半导体器件中包括的列控制电路的配置的框图。

图9示出了图示图8的列控制电路中包括的存储体控制电路的配置的框图。

图10示出了图示图9的存储体控制电路中包括的第一存储体控制电路的配置的电路图。

图11示出了图示图8的列控制电路中包括的信号合成电路的配置的电路图。

图12示出了图示图8的列控制电路中包括的列信号生成电路的配置的框图。

图13示出了图示图12的列信号生成电路中包括的第一列信号生成电路的配置的电路图。

图14示出了图示根据本公开的一个实施例的半导体器件的操作的时序图。

图15示出了图示包括图1至图14中示出的半导体器件的电子系统的配置的框图。

具体实施方式

下面参考附图来描述本公开的各个实施例。所述的实施例仅为了说明的目的，并且不意在限制本公开的范围。

半导体器件可以提供存储体组模式以包括8存储体模式和16存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式中，可以通过一个命令来执行针对被包括在存储体组中的一个存储体的列操作。在8存储体模式中，通过一个命令来按顺序执行分别针对被包括在单个存储体组中的两个存储体的列操作。在16存储体模式中，通过一个命令来按顺序执行分别针对被包括在单个存储体组中的四个存储体的列操作。

如在图1中图示的，根据一个实施例的半导体器件可以包括命令解码器1、读取/写入控制电路2、锁存脉冲生成电路3、存储体地址生成电路4、列控制电路5和核心电路6。

如果命令/地址信号CA<1:N>具有用于执行掩蔽写入操作的逻辑电平组合，命令解码器1可以响应于芯片选择信号CS、与内部时钟信号ICLK以及反相的内部时钟信号ICLKB同步以生成掩蔽写入信号EMWT。命令解码器1可以响应于芯片选择信号CS、与内部时钟信号ICLK和反相的内部时钟信号ICLKB同步地对命令/地址信号CA<1:N>进行解码以生成掩蔽写入信号EMWT。对于不同的实施例，可以不同地设置用于生成掩蔽写入信号EMWT的命令/地址信号CA<1:N>的逻辑电平组合。掩蔽写入操作意指如下操作，所述操作包括通过一个命令来按顺序执行的内部读取操作和写入操作。对于不同的实施例，命令/地址信号CA<1:N>中包括的比特位的数目可以是不同的。命令/地址信号CA<1:N>可以包括用于生成掩蔽写入信号EMWT的比特位、用于生成第一至第四(即第一、第二、第三和第四)读取存储体地址信号BA_MWT<1:4>的比特位、以及用于生成第一至第四写入存储体地址信号BA<1:4>的比特位。

读取/写入控制电路2可以生成响应于掩蔽写入信号EMWT而按顺序被使能的读取控制信号RDTF和写入控制信号WTTF。读取/写入控制电路2可以在从生成读取控制信号RDTF的时间点起经过了用于执行内部读取操作的时间之后生成写入控制信号。内部读取操作和写入操作可以利用为32的突发长度来执行。对于突发长度，‘32’意指通过利用一个写入命令或一个读取命令执行的单个操作而输入到核心电路6或者从核心电路6输出32比特位的数据。根据实施例，内部读取操作和写入操作的突发长度可以被设置成“4”、“8”、“16”等等。

读取/写入控制电路2可以生成响应于掩蔽写入信号EMWT而按顺序被使能的第一读取脉冲RDAYP和第二读取脉冲IRDAYP。读取/写入控制电路2可以在从响应于掩蔽写入信号EMWT而生成第一读取脉冲RDAYP的时间点起经过了用于执行内部读取操作的时间之后生成第二读取脉冲IRDAYP。

读取/写入控制电路2可以生成响应于掩蔽写入信号EMWT而按顺序被使能的第一写入脉冲WTAYP和第二写入脉冲IWTAYP。读取/写入控制电路2可以在从响应于掩蔽写入信号EMWT而生成第一写入脉冲WTAYP的时间点起经过了用于执行写入操作的时间之后生成第二写入脉冲IWTAYP。

锁存脉冲生成电路3可以锁存第一读取脉冲RDAYP和第二读取脉冲IRDAYP，并且可以使第一和第二读取脉冲RDAYP和IRDAYP的锁存脉冲延迟预定的时段，以生成第一读取锁存脉冲ADD_LATP_MWT和第二读取锁存脉冲IADD_LATP_MWT。这里关于参数使用的词语“预定的”、诸如预定的时段，意指参数的值在参数被用在过程或算法中之前被确定。对于一些实施例，在过程或算法开始之前确定该参数的值。在其他实施例中，该参数的值在过程或算法期间、但在该参数被用在过程或算法中之前被确定。

锁存脉冲生成电路3可以锁存第一写入脉冲WTAYP和第二写入脉冲IWTAYP，并且可以使第一和第二写入脉冲WTAYP和IWTAYP的锁存脉冲延迟预定的时段，以生成第一写入锁存脉冲ADD_LATP_BG和第二写入锁存脉冲IADD_LATP_BG。

存储体地址生成电路4可以响应于读取控制信号RDTF、从第一至第四命令/地址信号CA<1:4>生成第一至第四读取存储体地址信号BA_MWT<1:4>。如果读取控制信号RDTF被使能，则存储体地址生成电路4可以锁存第一至第四命令/地址信号CA<1:4>以输出第一至第四命令/地址信号CA<1:4>的锁存信号作为第一至第四读取存储体地址信号BA_MWT<1:4>。

存储体地址生成电路4可以响应于写入控制信号WTTF、从第一至第四命令/地址信号CA<1:4>生成第一至第四写入存储体地址信号BA<1:4>。如果写入控制信号WTTF被使能，则存储体地址生成电路4可以锁存第一至第四命令/地址信号CA<1:4>以输出第一至第四命令/地址信号CA<1:4>的锁存信号作为第一至第四写入存储体地址信号BA<1:4>。

列控制电路5可以响应于第一读取锁存脉冲ADD_LATP_MWT和第二读取锁存脉冲IADD_LATP_MWT、从第一至第四读取存储体地址信号BA_MWT<1:4>生成第一至第四读取列信号AYP_MWT<1:4>。如果第一读取锁存脉冲ADD_LATP_MWT被使能，则列控制电路5可以从第一至第四读取存储体地址信号BA_MWT<1:4>生成第一至第四读取列信号AYP_MWT<1:4>。如果第二读取锁存脉冲IADD_LATP_MWT被使能，则列控制电路5可以从第一至第四读取存储体地址信号BA_MWT<1:4>生成第一至第四读取列信号AYP_MWT<1:4>。

列控制电路5可以响应于第一写入锁存脉冲ADD_LATP_BG和第二写入锁存脉冲IADD_LATP_BG、从第一至第四写入存储体地址信号BA<1:4>生成第一至第四写入列信号AYP_BG<1:4>。如果第一写入锁存脉冲ADD_LATP_BG被使能，则列控制电路5可以从第一至第四写入存储体地址信号BA<1:4>生成第一至第四写入列信号AYP_BG<1:4>。如果第二写入锁存脉冲IADD_LATP_BG被使能，则列控制电路5可以从第一至第四写入存储体地址信号BA<1:4>生成第一至第四写入列信号AYP_BG<1:4>。

核心电路6可以包括第一至第四存储体BK1～BK4。如在这里所使用的，波浪号“～”表示组件的范围。例如，“BK1～BK4”表示图1中示出的第一BK1、第二BK2、第三BK3和第四BK4。核心电路6可以响应于第一至第四读取列信号AYP_MWT<1:4>来激活第一至第四存储体BK1～BK4中的一个以执行内部读取操作。如果第一读取列信号AYP_MWT<1>被使能，则第一存储体BK1可以被激活以执行内部读取操作。如果第二读取列信号AYP_MWT<2>被使能，则第二存储体BK2可以被激活以执行内部读取操作。如果第三读取列信号AYP_MWT<3>被使能，则第三存储体BK3可以被激活以执行内部读取操作。如果第四读取列信号AYP_MWT<4>被使能，则第四存储体BK4可以被激活以执行内部读取操作。

核心电路6可以响应于第一至第四写入列信号AYP_BG<1:4>来激活第一至第四存储体BK1～BK4中的一个以执行内部写入操作。如果第一写入列信号AYP_BG<1>被使能，则第一存储体BK1可以被激活以执行写入操作。如果第二写入列信号AYP_BG<2>被使能，则第二存储体BK2可以被激活以执行写入操作。如果第三写入列信号AYP_BG<3>被使能，则第三存储体BK3可以被激活以执行写入操作。如果第四写入列信号AYP_BG<4>被使能，则第四存储体BK4可以被激活以执行写入操作。

尽管核心电路6被配置成包括第一至第四存储体BK1～BK4，但是对于不同的实施例，在核心电路6中包括的存储体的数目可以是不同的。核心电路6中的两个或更多个存储体可以构成一个存储体组。

参考图2，锁存脉冲生成电路3可以包括第一延迟电路31和第二延迟电路32。

第一延迟电路31可以锁存第一读取脉冲RDAYP和第二读取脉冲IRDAYP，并且可以使第一和第二读取脉冲RDAYP和IRDAYP的锁存脉冲延迟预定的时段，以生成第一读取锁存脉冲ADD_LATP_MWT和第二读取锁存脉冲IADD_LATP_MWT。第一延迟电路31可以锁存第一读取脉冲RDAYP，并且可以使第一读取脉冲RDAYP的锁存脉冲延迟预定的时段，以生成第一读取锁存脉冲ADD_LATP_MWT。第一延迟电路31可以锁存第二读取脉冲IRDAYP，并且可以使第二读取脉冲IRDAYP的锁存脉冲延迟预定的时段，以生成第二读取锁存脉冲IADD_LATP_MWT。在不同的实施例中，与第一延迟电路31的延迟时间相对应的所述预定的时段可以被不同的设置。

第二延迟电路32可以锁存第一写入脉冲WTAYP和第二写入脉冲IWTAYP，并且可以使第一和第二写入脉冲WTAYP和IWTAYP的锁存脉冲延迟预定的时段，以生成第一写入锁存脉冲ADD_LATP_BG和第二写入锁存脉冲IADD_LATP_BG。第二延迟电路32可以锁存第一写入脉冲WTAYP，并且可以使第一写入脉冲WTAYP的锁存脉冲延迟预定的时段，以生成第一写入锁存脉冲ADD_LATP_BG。第二延迟电路32可以锁存第二写入脉冲IWTAYP，并且可以使第二写入脉冲IWTAYP的锁存脉冲延迟预定的时段，以生成第二写入锁存脉冲IADD_LATP_BG。对于不同的实施例，与第二延迟电路32的延迟时间相对应的所述预定的时段可以被不同的设置。

参考图3，存储体地址生成电路4可以包括读取存储体地址生成电路41和写入存储体地址生成电路42。

读取存储体地址生成电路41可以包括第一计数器410和第一管道电路(pipecircuit)420。

第一计数器410可以生成响应于读取控制信号RDTF而按顺序计数的第一至第四读取输入信号RPIN<1:4>和第一至第四读取输出信号RPOUT<1:4>。第一计数器410可以生成如果读取控制信号RDTF被使能则按顺序计数的第一至第四读取输入信号RPIN<1:4>和第一至第四读取输出信号RPOUT<1:4>。

第一管道电路420可以响应于第一至第四读取输入信号RPIN<1:4>而锁存第一至第四命令/地址信号CA<1:4>。第一管道电路420可以响应于第一至第四读取输出信号RPOUT<1:4>而输出第一至第四命令/地址信号CA<1:4>的锁存信号作为第一至第四读取存储体地址信号BA_MWT<1:4>。

如上所述，读取存储体地址生成电路41可以响应于读取控制信号RDTF来从第一至第四命令/地址信号CA<1:4>生成第一至第四读取存储体地址信号BA_MWT<1:4>。

写入存储体地址生成电路42可以包括第二计数器430和第二管道电路440。

第二计数器430可以生成响应于写入控制信号WTTF而按顺序计数的第一至第四写入输入信号WPIN<1:4>和第一至第四写入输出信号WPOUT<1:4>。第二计数器430可以生成如果写入控制信号WTTF被使能则按顺序计数的第一至第四写入输入信号WPIN<1:4>和第一至第四写入输出信号WPOUT<1:4>。

第二管道电路440可以响应于第一至第四写入输入信号WPIN<1:4>而锁存第一至第四命令/地址信号CA<1:4>。第二管道电路440可以响应于第一至第四写入输出信号WPOUT<1:4>而输出第一至第四命令/地址信号CA<1:4>的锁存信号作为第一至第四写入存储体地址信号BA<1:4>。

如上所述，写入存储体地址生成电路42可以响应于写入控制信号WTTF来从第一至第四命令/地址信号CA<1:4>生成第一至第四写入存储体地址信号BA<1:4>。

参考图4，第一计数器410可以包括读取输入信号生成电路411和读取输出信号生成电路412。

读取输入信号生成电路411可以生成响应于读取控制信号RDTF而按顺序使能的第一至第四传输信号TS<1:4>。读取输入信号生成电路411可以输出在读取控制信号RDTF被使能时按顺序被使能的第一至第四传输信号TS<1:4>作为第一至第四读取输入信号RPIN<1:4>。

读取输出信号生成电路412可以生成响应于读取控制信号RDTF而按顺序使能的第五至第八传输信号TS<5:8>。读取输出信号生成电路412可以输出在读取控制信号RDTF被使能时按顺序被使能的第五至第八传输信号TS<5:8>作为第一至第四读取输出信号RPOUT<1:4>。

参考图5，第一管道电路420可以包括第一锁存电路421、第二锁存电路422、第三锁存电路423和第四锁存电路424。

第一锁存电路421可以响应于第一读取输入信号RPIN<1>而锁存第一命令/地址信号CA<1>。第一锁存电路421可以响应于第一读取输出信号RPOUT<1>而输出第一命令/地址信号CA<1>的锁存信号作为第一读取存储体地址信号BA_MWT<1>。

第二锁存电路422可以响应于第二读取输入信号RPIN<2>而锁存第二命令/地址信号CA<2>。第二锁存电路422可以响应于第二读取输出信号RPOUT<2>而输出第二命令/地址信号CA<2>的锁存信号作为第二读取存储体地址信号BA_MWT<2>。

第三锁存电路423可以响应于第三读取输入信号RPIN<3>而锁存第三命令/地址信号CA<3>。第三锁存电路423可以响应于第三读取输出信号RPOUT<3>而输出第三命令/地址信号CA<3>的锁存信号作为第三读取存储体地址信号BA_MWT<3>。

第四锁存电路424可以响应于第四读取输入信号RPIN<4>而锁存第四命令/地址信号CA<4>。第四锁存电路424可以响应于第四读取输出信号RPOUT<4>而输出第四命令/地址信号CA<4>的锁存信号作为第四读取存储体地址信号BA_MWT<4>。

参考图6，第二计数器430可以包括写入输入信号生成电路431和写入输出信号生成电路432。

写入输入信号生成电路431可以生成响应于写入控制信号WTTF而按顺序使能的第九至第十二传输信号TS<9:12>。写入输入信号生成电路431可以输出在写入控制信号WTTF被使能时按顺序被使能的第九至第十二传输信号TS<9:12>作为第一至第四写入输入信号WPIN<1:4>。

写入输出信号生成电路432可以生成响应于写入控制信号WTTF而按顺序使能的第十三至第十六传输信号TS<13:16>。写入输出信号生成电路432可以输出在写入控制信号WTTF被使能时按顺序被使能的第十三至第十六传输信号TS<13:16>作为第一至第四写入输出信号WPOUT<1:4>。

参考图7，第二管道电路440可以包括第五锁存电路441、第六锁存电路442、第七锁存电路443和第八锁存电路444。

第五锁存电路441可以响应于第一写入输入信号WPIN<1>而锁存第一命令/地址信号CA<1>。第五锁存电路441可以响应于第一写入输出信号WPOUT<1>而输出第一命令/地址信号CA<1>的锁存信号作为第一写入存储体地址信号BA<1>。

第六锁存电路442可以响应于第二写入输入信号WPIN<2>而锁存第二命令/地址信号CA<2>。第六锁存电路442可以响应于第二写入输出信号WPOUT<2>而输出第二命令/地址信号CA<2>的锁存信号作为第二写入存储体地址信号BA<2>。

第七锁存电路443可以响应于第三写入输入信号WPIN<3>而锁存第三命令/地址信号CA<3>。第七锁存电路443可以响应于第三写入输出信号WPOUT<3>而输出第三命令/地址信号CA<3>的锁存信号作为第三写入存储体地址信号BA<3>。

第八锁存电路444可以响应于第四写入输入信号WPIN<4>而锁存第四命令/地址信号CA<4>。第八锁存电路444可以响应于第四写入输出信号WPOUT<4>而输出第四命令/地址信号CA<4>的锁存信号作为第四写入存储体地址信号BA<4>。

参考图8，列控制电路5可以包括存储体控制电路51、信号合成电路52和列信号生成电路53。

存储体控制电路51可以响应于第一读取锁存脉冲ADD_LATP_MWT而从第一至第四读取存储体地址信号BA_MWT<1:4>生成第一至第四读取锁存地址信号LATP_MWT<1:4>。如果第一读取锁存脉冲ADD_LATP_MWT被使能，则存储体控制电路51可以输出第一至第四读取存储体地址信号BA_MWT<1:4>作为第一至第四读取锁存地址信号LATP_MWT<14>。存储体控制电路51可以响应于第二读取锁存脉冲IADD_LATP_MWT而从第一至第四读取存储体地址信号BA_MWT<1:4>生成第一至第四内部读取锁存地址信号ILATP_MWT<1:4>。如果第二读取锁存脉冲IADD_LATP_MWT被使能，则存储体控制电路51可以输出第一至第四读取存储体地址信号BA_MWT<1:4>作为第一至第四内部读取锁存地址信号ILATP_MWT<1:4>。

存储体控制电路51可以响应于第一写入锁存脉冲ADD_LATP_BG而从第一至第四写入存储体地址信号BA<1:4>生成第一至第四写入锁存地址信号LATP_BG<1:4>。如果第一写入锁存脉冲ADD_LATP_BG被使能，则存储体控制电路51可以输出第一至第四写入存储体地址信号BA<1:4>作为第一至第四写入锁存地址信号LATP_BG<14>。存储体控制电路51可以响应于第二写入锁存脉冲IADD_LATP_BG而从第一至第四写入存储体地址信号BA<1:4>生成第一至第四内部写入锁存地址信号ILATP_BG<1:4>。如果第二写入锁存脉冲IADD_LATP_BG被使能，则存储体控制电路51可以输出第一至第四写入存储体地址信号BA<1:4>作为第一至第四内部写入锁存地址信号ILATP_BG<1:4>。

信号合成电路52可以合成在内部读取操作期间按顺序被使能的第一读取脉冲RDAYP和第二读取脉冲IRDAYP以生成读取合成信号RD_SUM。信号合成电路52可以合成在写入操作期间按顺序被使能的第一写入脉冲WTAYP和第二写入脉冲IWTAYP以生成写入合成信号WT_SUM。

列信号生成电路53可以响应于读取合成信号RD_SUM而从第一至第四读取锁存地址信号LATP_MWT<1:4>或者第一至第四内部读取锁存地址信号ILATP_MWT<1:4>生成第一至第四读取列信号AYP_MWT<1:4>。如果读取合成信号RD_SUM被使能，则列信号生成电路53可以输出第一至第四读取锁存地址信号LATP_MWT<1:4>或者第一至第四内部读取锁存地址信号ILATP_MWT<1:4>作为第一至第四读取列信号AYP_MWT<1:4>。列信号生成电路53可以响应于写入合成信号WT_SUM而从第一至第四写入锁存地址信号LATP_BG<1:4>或者第一至第四内部写入锁存地址信号ILATP_BG<1:4>生成第一至第四写入列信号AYP_BG<1:4>。如果写入合成信号WT_SUM被使能，则列信号生成电路53可以输出第一至第四写入锁存地址信号LATP_BG<1:4>或者第一至第四内部写入锁存地址信号ILATP_BG<1:4>作为第一至第四写入列信号AYP_BG<1:4>。

参考图9，存储体控制电路51可以包括第一存储体控制电路511、第二存储体控制电路512、第三存储体控制电路513和第四存储体控制电路514。

第一存储体控制电路511可以响应于第一读取锁存脉冲ADD_LATP_WMT和第二读取锁存脉冲IADD_LATP_MWT而从第一读取存储体地址信号BA_WMT<1>生成第一读取锁存地址信号LATP_MWT<1>或第一内部读取锁存地址信号ILATP_MWT<1>。第一存储体控制电路511可以响应于第一写入锁存脉冲ADD_LATP_BG和第二写入锁存脉冲IADD_LATP_BG而从第一写入存储体地址信号BA<1>生成第一写入锁存地址信号LATP_BG<1>或第一内部写入锁存地址信号ILATP_BG<1>。

第二存储体控制电路512可以响应于第一读取锁存脉冲ADD_LATP_WMT和第二读取锁存脉冲IADD_LATP_MWT而从第二读取存储体地址信号BA_WMT<2>生成第二读取锁存地址信号LATP_MWT<2>或第二内部读取锁存地址信号ILATP_MWT<2>。第二存储体控制电路512可以响应于第一写入锁存脉冲ADD_LATP_BG和第二写入锁存脉冲IADD_LATP_BG而从第二写入存储体地址信号BA<2>生成第二写入锁存地址信号LATP_BG<2>或第二内部写入锁存地址信号ILATP_BG<2>。

第三存储体控制电路513可以响应于第一读取锁存脉冲ADD_LATP_WMT和第二读取锁存脉冲IADD_LATP_MWT而从第三读取存储体地址信号BA_WMT<3>生成第三读取锁存地址信号LATP_MWT<3>或第三内部读取锁存地址信号ILATP_MWT<3>。第三存储体控制电路513可以响应于第一写入锁存脉冲ADD_LATP_BG和第二写入锁存脉冲IADD_LATP_BG而从第三写入存储体地址信号BA<3>生成第三写入锁存地址信号LATP_BG<3>或第三内部写入锁存地址信号ILATP_BG<3>。

第四存储体控制电路514可以响应于第一读取锁存脉冲ADD_LATP_WMT和第二读取锁存脉冲IADD_LATP_MWT而从第四读取存储体地址信号BA_WMT<4>生成第四读取锁存地址信号LATP_MWT<4>或第四内部读取锁存地址信号ILATP_MWT<4>。第四存储体控制电路514可以响应于第一写入锁存脉冲ADD_LATP_BG和第二写入锁存脉冲IADD_LATP_BG而从第四写入存储体地址信号BA<4>生成第四写入锁存地址信号LATP_BG<4>或第四内部写入锁存地址信号ILATP_BG<4>。

参考图10，第一存储体控制电路511可以包括第一脉冲生成电路5111、第二脉冲生成电路5112、第三脉冲生成电路5113、和第四脉冲生成电路5114。

第一脉冲生成电路5111可以响应于第一读取锁存脉冲ADD_LATP_WMT、从第一读取存储体地址信号BA_WMT<1>生成第一读取锁存地址信号LATP_WMT<1>。如果具有逻辑“高”电平的第一读取锁存脉冲ADD_LATP_WMT被输入到第一脉冲生成电路5111，则第一脉冲生成电路5111可以从第一读取存储体地址信号BA_WMT<1>生成第一读取锁存地址信号LATP_WMT<1>。

第二脉冲生成电路5112可以响应于第二读取锁存脉冲IADD_LATP_WMT、从第一读取存储体地址信号BA_WMT<1>生成第一内部读取锁存地址信号ILATP_WMT<1>。如果具有逻辑“高”电平的第二读取锁存脉冲IADD_LATP_WMT被输入到第二脉冲生成电路5112，则第二脉冲生成电路5112可以从第一读取存储体地址信号BA_WMT<1>生成第一内部读取锁存地址信号ILATP_WMT<1>。

第三脉冲生成电路5113可以响应于第一写入锁存脉冲ADD_LATP_BG、从第一写入存储体地址信号BA<1>生成第一写入锁存地址信号LATP_BG<1>。如果具有逻辑“高”电平的第一写入锁存脉冲ADD_LATP_BG被输入到第三脉冲生成电路5113，则第三脉冲生成电路5113可以从第一写入存储体地址信号BA<1>生成第一写入锁存地址信号LATP_BG<1>。

第四脉冲生成电路5114可以响应于第二写入锁存脉冲IADD_LATP_BG、从第一写入存储体地址信号BA<1>生成第一内部写入锁存地址信号ILATP_BG<1>。如果具有逻辑“高”电平的第二写入锁存脉冲IADD_LATP_BG被输入到第四脉冲生成电路5114，则第四脉冲生成电路5114可以从第一写入存储体地址信号BA<1>生成第一内部写入锁存地址信号ILATP_BG<1>。

第二、第三和第四存储体控制电路512、513和514中的每一个可以被实现成具有与图10中图示的第一存储体控制电路511基本上相同的配置，除了其输入/输出(I/O)信号之外。相应地，第二、第三和第四存储体控制电路512、513和514中的每一个可以执行与第一存储体控制电路511基本上相同的操作。因此，在这里省略第二、第三和第四存储体控制电路512、513和514的详细描述。

参考图11，信号合成电路52可以包括第一合成电路521和第二合成电路522。

第一合成电路521可以生成读取合成信号RD_SUM，如果第一和第二读取脉冲RDAYP和IRDAYP中的任一个被输入到第一合成电路521，则该读取合成信号RD_SUM被使能。第一合成电路521可以执行第一和第二读取脉冲RDAYP和IRDAYP的逻辑或运算以生成读取合成信号RD_SUM。第一合成电路521可以生成读取合成信号RD_SUM，如果输入到第一合成电路521的第一和第二读取脉冲RDAYP和IRDAYP中的任一个具有逻辑“高”电平，则该读取合成信号RD_SUM被使能以具有逻辑“高”电平。

第二合成电路522可以生成写入合成信号WT_SUM，如果第一和第二写入脉冲WTAYP和IWTAYP中的任一个被输入到第二合成电路522，则该写入合成信号WT_SUM被使能。第二合成电路522可以执行第一和第二写入脉冲WTAYP和IWTAYP的逻辑或运算以生成写入合成信号WT_SUM。第二合成电路522可以生成写入合成信号WT_SUM，如果输入到第二合成电路522的第一和第二写入脉冲WTAYP和IWTAYP中的任一个具有逻辑“高”电平，则该写入合成信号WT_SUM被使能以具有逻辑“高”电平。

参考图12，列信号生成电路53可以包括第一列信号生成电路531、第二列信号生成电路532、第三列信号生成电路533和第四列信号生成电路534。

第一列信号生成电路531可以响应于读取合成信号RD_SUM而输出第一读取锁存地址信号LATP_WMT<1>和第一内部读取锁存地址信号ILATP_WMT<1>作为第一读取列信号AYP_WMT<1>。如果读取合成信号RD_SUM被使能以具有逻辑“高”电平，则第一列信号生成电路531可以输出第一读取锁存地址信号LATP_WMT<1>和第一内部读取锁存地址信号ILATP_WMT<1>作为第一读取列信号AYP_WMT<1>。第一列信号生成电路531可以响应于写入合成信号WT_SUM而输出第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>作为第一写入列信号AYP_BG<1>。如果写入合成信号WT_SUM被使能以具有逻辑“高”电平，则第一列信号生成电路531可以输出第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>作为第一写入列信号AYP_BG<1>。第一列信号生成电路531可以响应于写入/读取控制信号WTRDB而中断第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>的输入。如果写入/读取控制信号WTRDB被使能以具有逻辑“高”电平，则第一列信号生成电路531可以中断第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>的输入。当执行内部读取操作时，写入/读取控制信号WTRDB可以被使能以具有逻辑“高”电平。

第二列信号生成电路532可以响应于读取合成信号RD_SUM而输出第二读取锁存地址信号LATP_WMT<2>和第二内部读取锁存地址信号ILATP_WMT<2>作为第二读取列信号AYP_WMT<2>。如果读取合成信号RD_SUM被使能以具有逻辑“高”电平，则第二列信号生成电路532可以输出第二读取锁存地址信号LATP_WMT<2>和第二内部读取锁存地址信号ILATP_WMT<2>作为第二读取列信号AYP_WMT<2>。第二列信号生成电路532可以响应于写入合成信号WT_SUM而输出第二写入锁存地址信号LATP_BG<2>和第二内部写入锁存地址信号ILATP_BG<2>作为第二写入列信号AYP_BG<2>。如果写入合成信号WT_SUM被使能以具有逻辑“高”电平，则第二列信号生成电路532可以输出第二写入锁存地址信号LATP_BG<2>和第二内部写入锁存地址信号ILATP_BG<2>作为第二写入列信号AYP_BG<2>。第二列信号生成电路532可以响应于写入/读取控制信号WTRDB而中断第二写入锁存地址信号LATP_BG<2>和第二内部写入锁存地址信号ILATP_BG<2>的输入。如果写入/读取控制信号WTRDB被使能以具有逻辑“高”电平，则第二列信号生成电路532可以中断第二写入锁存地址信号LATP_BG<2>和第二内部写入锁存地址信号ILATP_BG<2>的输入。

第三列信号生成电路533可以响应于读取合成信号RD_SUM而输出第三读取锁存地址信号LATP_WMT<3>和第三内部读取锁存地址信号ILATP_WMT<3>作为第三读取列信号AYP_WMT<3>。如果读取合成信号RD_SUM被使能以具有逻辑“高”电平，则第三列信号生成电路533可以输出第三读取锁存地址信号LATP_WMT<3>和第三内部读取锁存地址信号ILATP_WMT<3>作为第三读取列信号AYP_WMT<3>。第三列信号生成电路533可以响应于写入合成信号WT_SUM而输出第三写入锁存地址信号LATP_BG<3>和第三内部写入锁存地址信号ILATP_BG<3>作为第三写入列信号AYP_BG<3>。如果写入合成信号WT_SUM被使能以具有逻辑“高”电平，则第三列信号生成电路533可以输出第三写入锁存地址信号LATP_BG<3>和第三内部写入锁存地址信号ILATP_BG<3>作为第三写入列信号AYP_BG<3>。第三列信号生成电路533可以响应于写入/读取控制信号WTRDB而中断第三写入锁存地址信号LATP_BG<3>和第三内部写入锁存地址信号ILATP_BG<3>的输入。如果写入/读取控制信号WTRDB被使能以具有逻辑“高”电平，则第三列信号生成电路533可以中断第三写入锁存地址信号LATP_BG<3>和第三内部写入锁存地址信号ILATP_BG<3>的输入。

第四列信号生成电路534可以响应于读取合成信号RD_SUM而输出第四读取锁存地址信号LATP_WMT<4>和第四内部读取锁存地址信号ILATP_WMT<4>作为第四读取列信号AYP_WMT<4>。如果读取合成信号RD_SUM被使能以具有逻辑“高”电平，则第四列信号生成电路534可以输出第四读取锁存地址信号LATP_WMT<4>和第四内部读取锁存地址信号ILATP_WMT<4>作为第四读取列信号AYP_WMT<4>。第四列信号生成电路534可以响应于写入合成信号WT_SUM而输出第四写入锁存地址信号LATP_BG<4>和第四内部写入锁存地址信号ILATP_BG<4>作为第四写入列信号AYP_BG<4>。如果写入合成信号WT_SUM被使能以具有逻辑“高”电平，则第四列信号生成电路534可以输出第四写入锁存地址信号LATP_BG<4>和第四内部写入锁存地址信号ILATP_BG<4>作为第四写入列信号AYP_BG<4>。第四列信号生成电路534可以响应于写入/读取控制信号WTRDB而中断第四写入锁存地址信号LATP_BG<4>和第四内部写入锁存地址信号ILATP_BG<4>的输入。如果写入/读取控制信号WTRDB被使能以具有逻辑“高”电平，则第四列信号生成电路534可以中断第四写入锁存地址信号LATP_BG<4>和第四内部写入锁存地址信号ILATP_BG<4>的输入。

参考图13，第一列信号生成电路531可以包括控制信号生成电路5311、内部读取信号生成电路5312、内部写入信号生成电路5313和选择/传输电路5314。

控制信号生成电路5311可以生成响应于第一读取锁存地址信号LATP_WMT<1>和第一内部读取锁存地址信号ILATP_WMT<1>而被使能的第一控制信号CON<1>。控制信号生成电路5311可以生成第一控制信号CON<1>，如果输入到控制信号生成电路5311的第一读取锁存地址信号LATP_WMT<1>和第一内部读取锁存地址信号ILATP_WMT<1>中的任一个具有逻辑“高”电平，则该第一控制信号CON<1>被使能以具有逻辑“高”电平。

控制信号生成电路5311可以响应于写入/读取控制信号WTRDB而从第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>生成第一控制信号CON<1>。如果写入/读取控制信号WTRDB被禁止以具有逻辑“低”电平，则控制信号生成电路5311可以从第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>生成第一控制信号CON<1>。如果写入/读取控制信号WTRDB被使能以具有逻辑“高”电平，则控制信号生成电路5311可以中断第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>的输入以生成具有逻辑“低”电平的第一控制信号CON<1>。

控制信号生成电路5311可以从第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>生成第二控制信号CON<2>。控制信号生成电路5311可以生成第二控制信号CON<2>，如果输入到控制信号生成电路5311的第一写入锁存地址信号LATP_BG<1>和第一内部写入锁存地址信号ILATP_BG<1>中的任一个具有逻辑“高”电平，则该第二控制信号CON<2>被使能以具有逻辑“高”电平。

内部读取信号生成电路5312可以响应于第一控制信号CON<1>来锁存读取合成信号RD_SUM以生成内部读取信号IRD。如果第一控制信号CON<1>被使能以具有逻辑“高”电平，则内部读取信号生成电路5312可以锁存读取合成信号RD_SUM以生成内部读取信号IRD。

内部写入信号生成电路5313可以响应于第二控制信号CON<2>来锁存写入合成信号WT_SUM以生成内部写入信号IWT。如果第二控制信号CON<2>被使能以具有逻辑“高”电平，则内部写入信号生成电路5313可以锁存写入合成信号WT_SUM以生成内部写入信号IWT。

选择/传输电路5314可以响应于标志信号MWTF将内部读取信号IRD(或内部写入信号IWT)输出为第一读取列信号AYP_WMT<1>(或第一写入列信号AYP_BG<1>)。如果标志信号MWTF被使能，则选择/传输电路5314可以将内部读取信号IRD输出为第一读取列信号AYP_WMT<1>。如果标志信号MWTF被禁止，则选择/传输电路5314可以将内部写入信号IWT输出为第一写入列信号AYP_BG<1>。当执行内部读取操作时，标志信号WMTF可以被使能。

第二、第三和第四列信号生成电路532、533和534中的每一个可以被实现成具有与图13中图示的第一列信号生成电路531基本上相同的配置，除了其输入/输出(I/O)信号之外。相应地，第二、第三和第四列信号生成电路532、533和534中的每一个可以执行与第一列信号生成电路531基本上相同的操作。因此，在这里省略第二、第三和第四列信号生成电路532、533和534的详细描述。

下面参考图14、结合通过第一和第三存储体BK1和BK3的激活而执行的内部读取操作和写入操作，来描述根据一个实施例的半导体器件的操作。

在时间“T1”，具有用于执行掩蔽写入操作的逻辑电平组合的命令/地址信号CA<1:N>可以被输入到命令解码器1。

命令解码器1可以与内部时钟信号ICLK和反相的内部时钟信号ICLKB同步地对命令/地址信号CA<1:N>进行解码以生成掩蔽写入信号EMWT。

在时间“T2”，读取/写入控制电路2可以响应于在时间“T1”生成的掩蔽写入信号EMWT而生成第一读取脉冲RDAYP。

在时间“T3”，锁存脉冲生成电路3可以锁存第一读取脉冲RDAYP，并且可以将第一读取脉冲RDAYP的锁存脉冲延迟预定的时段以生成第一读取锁存脉冲ADD_LATP_MWT。

列控制电路5的存储体控制电路51可以响应于第一读取锁存脉冲ADD_LATP_MWT从第一读取存储体地址信号BA_MWT<1>生成第一读取锁存地址信号LATP_MWT<1>。

列控制电路5的信号合成电路52可以合成第一读取脉冲RDAYP和第二读取脉冲IRDAYP以生成读取合成信号RD_SUM。

列控制电路5的列信号生成电路53可以响应于读取合成信号RD_SUM来从第一读取锁存地址信号LATP_MWT<1>生成第一读取列信号AYP_MWT<1>。

核心电路6的第一存储体BK1可以响应于第一读取列信号AYP_MWT<1>来执行内部读取操作。在内部读取操作期间从第一存储体BK1输出的数据的突发长度可以被设置成“16”。突发长度“16”意指每当执行内部读取操作一次就从第一存储体BK1输出16比特位的数据。

在时间“T4”，读取/写入控制电路2可以响应于在时间“T1”生成的掩蔽写入信号EMWT而生成第二读取脉冲IRDAYP。

在时间“T5”，锁存脉冲生成电路3可以锁存第二读取脉冲IRDAYP，并且可以将第二读取脉冲IRDAYP的锁存脉冲延迟预定的时段，以生成第二读取锁存脉冲ADD_ILATP_MWT。

列控制电路5的存储体控制电路51可以响应于第二读取锁存脉冲IADD_LATP_MWT而从第三读取存储体地址信号BA_MWT<3>生成第三内部读取锁存地址信号ILATP_MWT<3>。

列控制电路5的信号合成电路52可以合成第一读取脉冲RDAYP和第二读取脉冲IRDAYP以生成读取合成信号RD_SUM。

列控制电路5的列信号生成电路53可以响应于读取合成信号RD_SUM来从第三内部读取锁存地址信号ILATP_MWT<3>生成第三读取列信号AYP_MWT<3>。

核心电路6的第三存储体BK3可以响应于第三读取列信号AYP_MWT<3>来执行内部读取操作。在内部读取操作期间从第三存储体BK3输出的数据的突发长度可以被设置成“16”。突发长度“16”意指每当执行内部读取操作一次就从第三存储体BK3输出16比特位的数据。

同时，根据一个实施例的半导体器件可以响应于在时间“T1”输入的掩蔽写入信号EMWT而执行在时间“T3”实施的16突发长度操作和在时间“T5”实施的另一16突发长度操作，由此执行32突发长度操作。该32突发长度操作意指每当生成掩蔽写入信号EMWT一次就从核心电路6输出32比特位的数据的操作。

在时间“T6”，读取/写入控制电路2可以响应于在时间“T1”生成的掩蔽写入信号EMWT而生成第一写入脉冲WTAYP。

在时间“T7”，锁存脉冲生成电路3可以锁存第一写入脉冲WTAYP，并且可以将第一写入脉冲WTAYP的锁存脉冲延迟预定的时段，以生成第一写入锁存脉冲ADD_ILATP_BG。

列控制电路5的存储体控制电路51可以响应于第一写入锁存脉冲ADD_LATP_BG而从第一写入存储体地址信号BA<1>生成第一写入锁存地址信号LATP_BG<1>。

列控制电路5的信号合成电路52可以合成第一写入脉冲WTP和第二写入脉冲IWTAYP以生成写入合成信号WT_SUM。

列控制电路5的列信号生成电路53可以响应于写入合成信号WT_SUM来从第一写入锁存地址信号LATP_BG<1>生成第一写入列信号AYP_BG<1>。

核心电路6的第一存储体BK1可以响应于第一写入列信号AYP_BG<1>来执行写入操作。在写入操作期间输入到第一存储体BK1的数据的突发长度可以被设置成“16”。突发长度“16”意指每当执行写入操作一次就将16比特位的数据输入到第一存储体BK1。

在时间“T8”，读取/写入控制电路2可以响应于在时间“T1”生成的掩蔽写入信号EMWT而生成第二写入脉冲IWTAYP。

在时间“T9”，锁存脉冲生成电路3可以锁存第二写入脉冲IWTAYP，并且可以将第二写入脉冲IWTAYP的锁存脉冲延迟预定的时段，以生成第二写入锁存脉冲IADD_LATP_BG。

列控制电路5的存储体控制电路51可以响应于第二写入锁存脉冲IADD_LATP_BG而从第三写入存储体地址信号BA<3>生成第三内部写入锁存地址信号ILATP_BG<3>。

列控制电路5的信号合成电路52可以合成第一写入脉冲WTAYP和第二写入脉冲IWTAYP以生成写入合成信号WT_SUM。

列控制电路5的列信号生成电路53可以响应于写入合成信号WT_SUM来从第三内部写入锁存地址信号ILATP_BG<3>生成第三写入列信号AYP_BG<3>。

核心电路6的第三存储体BK3可以响应于第三写入列信号AYP_BG<3>来执行写入操作。在写入操作期间输入到第三存储体BK3的数据的突发长度可以被设置成“16”。突发长度“16”意指每当执行写入操作一次就将16比特位的数据输入到第三存储体BK3。

同时，根据一个实施例的半导体器件可以响应于在时间“T1”输入的掩蔽写入信号EMWT而执行在时间“T7”实施的16突发长度操作和在时间“T9”实施的另一16突发长度操作，由此执行32突发长度操作。该32突发长度操作意指每当生成掩蔽写入信号EMWT一次就将32比特位的数据输入到核心电路6的操作。

此外，根据一个实施例的半导体器件可以在每当生成掩蔽写入信号EMWT一次就按顺序执行用于从核心电路6输出32比特位数据的内部读取操作和用于将32比特位数据储存在核心电路6中的写入操作。

如上所述，根据一个实施例的半导体器件可以在掩蔽写入操作期间按顺序生成用于执行内部读取操作的列信号和用于执行写入操作的列信号，由此防止用于内部读取操作的列信号与用于写入操作的列信号冲突。因此，可以能够提高半导体器件的掩蔽写入操作的可靠性。

参考图1至图14描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、移动系统等等的电子系统。例如，如图15中所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件。同时，数据储存电路1001可以包括非易失性存储器，该非易失性存储器即使在其电源被中断时也能够保持其所储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以将从主机设备输出的命令解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作、或者用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。虽然图15示出了具有单个模块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以临时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并且将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。

I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004来接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任何一种，所述各种接口协议例如通用串行总线(USB)、多媒体卡(MMC)、***组件互连-Express(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。

电子系统1000可以用作主机或外部储存设备的辅助储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型快闪(CF)卡等。