阅读说明：本技术 半导体封装件 (Semiconductor package ) 是由 金雄来 高福林 金起业 李釉钟 于 2018-12-12 设计创作，主要内容包括：半导体封装件包括第一半导体芯片和第二半导体芯片。第一半导体芯片具有位于第一半导体芯片的第一区域处的第一焊盘区域和位于第一半导体芯片的第二区域处的第二焊盘区域。第二半导体芯片具有位于第二半导体芯片的第一区域的第三焊盘区域和位于第二半导体芯片的第二区域的第四焊盘区域。第二半导体芯片层叠在第一半导体芯片上,以在第一横向方向上相对于第一半导体芯片偏移。(The semiconductor package includes a first semiconductor chip and a second semiconductor chip. The first semiconductor chip has a first pad region located at a first region of the first semiconductor chip and a second pad region located at a second region of the first semiconductor chip. The second semiconductor chip has a third pad region located at the first region of the second semiconductor chip and a fourth pad region located at the second region of the second semiconductor chip. The second semiconductor chip is stacked on the first semiconductor chip so as to be offset in the first lateral direction with respect to the first semiconductor chip.)

半导体封装件

相关申请的交叉引用

本申请要求于2018年9月6日提交的申请号为10-2018-0106652的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例总体而言涉及包括垂直层叠的多个半导体芯片的半导体封装件。

背景技术

通常，诸如动态随机存取存储器(DRAM)装置的每个半导体器件可以包括由通过地址选择的单元阵列组成的多个存储体组。每个存储体组可以实现为包括多个存储体。半导体器件可以选择多个存储体组中的任何一个，并且可以执行列操作，所述列操作用于通过输入/输出(I/O)线输出存储在包括在所选择的存储体组中的单元阵列中的数据。半导体器件(也称为半导体芯片)可以垂直层叠在封装衬底上，并且可以用模塑层封装以提供半导体封装件。最近，已经提出了用于层叠半导体芯片的各种技术以改善半导体封装件的性能。

图1是示出包括垂直层叠的多个半导体芯片的传统半导体封装件的截面图。

参见图1，传统的半导体封装件可以包括垂直层叠的第一至第三半导体芯片200、300和400。第一半导体芯片200层叠在封装衬底100的表面上。第一半导体芯片200包括第一本体和设置在第一本体的与衬底100相背离的顶表面上的焊盘P，并且焊盘P通过导线W电连接到封装衬底100。

第二半导体芯片300层叠在第一半导体芯片200的与封装衬底100相背离的顶表面上。第二半导体芯片300包括第二本体和设置在第二本体的与第一半导体芯片200相背离的顶表面上的焊盘P，以及第二半导体芯片300的焊盘P通过导线W电连接到封装衬底100。

第三半导体芯片400层叠在第二半导体芯片300的与第一半导体芯片200相背离的顶表面上。第三半导体芯片400包括第三本体和设置在第三本体的与第二半导体芯片300相背离的顶表面上的焊盘P，以及第三半导体芯片400的焊盘P通过导线W电连接到封装衬底100。

在图1所示的传统半导体封装件中，由于存在被设置来将第一至第三半导体芯片200、300和400与衬底100电连接的导线W，因此存在减小第一至第三半导体芯片200、300和400之间的距离H的限制。

发明内容

根据实施例，半导体封装件可以包括第一半导体芯片和第二半导体芯片。第一半导体芯片可以具有位于第一半导体芯片的第一区域的第一焊盘区域和位于第一半导体芯片的第二区域的第二焊盘区域。第二半导体芯片可以具有位于第二半导体芯片的第一区域的第三焊盘区域和位于第二半导体芯片的第二区域的第四焊盘区域。第二半导体芯片可以层叠在第一半导体芯片上，以在第一横向方向上相对于第一半导体芯片是偏移的。

根据实施例，半导体封装件可以包括第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片。第一半导体芯片可以被配置为包括沿第一方向上延伸的第一焊盘区域和沿与第一方向相交的第二方向上延伸的第二焊盘区域，被配置为通过第一焊盘区域接收命令和地址，以及被配置为通过第一焊盘区域接收或输出数据。第二半导体芯片可以被配置为包括沿第一方向延伸的第三焊盘区域和沿第二方向延伸的第二焊盘区域，被配置为通过第三焊盘区域接收命令和地址，以及被配置为通过第三焊盘区域接收或输出数据。第三半导体芯片可以被配置为包括沿第一方向延伸的第五焊盘区域和沿第二方向延伸的第六焊盘区域，被配置为通过第五焊盘区域接收命令和地址，以及被配置为通过第五焊盘区域接收或输出数据。第四半导体芯片可以被配置为包括沿第一方向上延伸的第七焊盘区域和沿第二方向上延伸的第八焊盘区域，被配置为通过第七焊盘区域接收命令和地址，以及被配置为通过第七焊盘区域接收或输出数据。第二半导体芯片、第三半导体芯片和第四半导体芯片可以以Z字形方式顺序地并且垂直地层叠在第一半导体芯片上。

附图说明

图1是示出传统半导体封装件的结构的截面图。

图2是示出根据本公开的实施例的半导体封装件的结构的截面图。

图3是示出图2的半导体封装件中包括的第一半导体芯片的结构的平面视图。

图4是示出图2的半导体封装件中包括的第二半导体芯片的结构的平面视图。

图5是示出图3的第一半导体芯片中包括的第一存储区域的结构的框图。

图6是示出图3的第一半导体芯片中包括的第二存储区域的结构的框图。

图7是示出根据本公开的实施例的半导体封装件中包括的第一半导体芯片和第二半导体芯片的层叠状态的平面视图。

图8是示出包括图1至图7中所示的半导体封装件的电子系统的结构的框图。

具体实施方式

以下将参考附图描述本公开的各种实施例。然而，这里描述的实施例仅用于说明目的，并不旨在限制本公开的范围。

如图2中所示，根据实施例的半导体封装件1可包括衬底SUB、第一半导体芯片CHIP1、第二半导体芯片CHIP2、第三半导体芯片CHIP3和第四半导体芯片CHIP4。

衬底SUB可包括多个焊球SB。衬底SUB可以通过焊球SB从外部设备接收信号，或者可以通过焊球SB将信号输出到外部设备。

第一半导体芯片CHIP1可以层叠在衬底SUB的表面上。第一半导体芯片CHIP1可以包括第一本体和第一焊盘P1，第一焊盘P1设置在第一本体的与衬底SUB相背离的顶表面上。第一焊盘P1可以通过第一导线W1电连接到衬底SUB。因此，第一半导体芯片CHIP1可以从衬底SUB接收信号，或者可以通过第一焊盘P1和第一导线W1将信号输出到衬底SUB。

第二半导体芯片CHIP2可以层叠在第一半导体芯片CHIP1的与衬底SUB相背离的顶表面上。第二半导体芯片CHIP2可以包括第二本体和第二焊盘P2，第二焊盘P2设置在第二本体的与第一半导体芯片CHIP1相背离的顶表面上。第二焊盘P2可以通过第二导线W2电连接到衬底SUB。因此，第二半导体芯片CHIP2可以从衬底SUB接收信号，或者可以通过第二焊盘P2和第二导线W2将信号输出到衬底SUB。

第三半导体芯片CHIP3可以层叠在第二半导体芯片CHIP2的与第一半导体芯片CHIP1相背离的顶表面上。第三半导体芯片CHIP3可以包括第三本体和第三焊盘P3，第三焊盘P3设置在第三本体的与第二半导体芯片CHIP2相背离的顶表面上。第三焊盘P3可以通过第三导线W3电连接到衬底SUB。因此，第三半导体芯片CHIP3可以从衬底SUB接收信号，或者可以通过第三焊盘P3和第三导线W3将信号输出到衬底SUB。

第四半导体芯片CHIP4可以层叠在第三半导体芯片CHIP3的与第二半导体芯片CHIP2相背离的顶表面上。第四半导体芯片CHIP4可以包括第四本体和第四焊盘P4，第四焊盘P4设置在第四本体的与第三半导体芯片CHIP3相背离的顶表面上。第四焊盘P4可以通过第四导线W4电连接到衬底SUB。因此，第四半导体芯片CHIP4可以从衬底SUB接收信号，或者可以通过第四焊盘P4和第四导线W4将信号输出到衬底SUB。

第一至第四半导体芯片CHIP1、CHIP2、CHIP3和CHIP4可以以Z字形方式垂直层叠在衬底SUB上，以暴露设置在第一至第四半导体芯片CHIP1、CHIP2、CHIP3和CHIP4的第一至第四本体的边缘上的第一至第四焊盘P1、P2、P3和P4。

例如，在平面视图中，可以使用第一半导体芯片CHIP1作为参考芯片将第二半导体芯片CHIP2旋转180度，并且经旋转的第二半导体芯片CHIP2可以层叠在第一半导体芯片CHIP1上以相对于第一半导体芯片CHIP1被横向偏移，使得第一半导体芯片CHIP1的第一焊盘P1被暴露。在平面视图中，可以使用第二半导体芯片CHIP2作为参考芯片将第三半导体芯片CHIP3旋转180度，并且经旋转的第三半导体芯片CHIP3可以层叠在第二半导体芯片CHIP2上以相对于第二半导体芯片CHIP2被横向偏移，使得第二半导体芯片CHIP2的第二焊盘P2被暴露。在平面视图中，可以使用第三半导体芯片CHIP3作为参考芯片将第四半导体芯片CHIP4旋转180度，并且经旋转的第四半导体芯片CHIP4可以层叠在第三半导体芯片CHIP3上以相对于第三半导体芯片CHIP3被横向偏移，使得第三半导体芯片CHIP3的第三焊盘P3被暴露。也就是说，第二半导体芯片CHIP2可以被层叠成在第一偏移方向上相对于第一半导体芯片CHIP1偏移，以提供用于将第一导线W1接合到第一焊盘P1的空间，并且第三半导体芯片CHIP3可以被层叠成在与第一偏移方向相反的第二偏移方向上相对于第二半导体芯片CHIP2偏移，以提供用于将第二导线W2接合到第二焊盘P2的空间。另外，第四半导体芯片CHIP4可以层叠成在第一偏移方向上相对于第三半导体芯片CHIP3偏移，以提供用于将第三导线W3接合到第三焊盘P3的空间。因此，第一至第四半导体芯片CHIP1、CHIP2、CHIP3和CHIP4可以以Z字形方式垂直层叠在衬底SUB上，以暴露第一至第四焊盘P1、P2、P3和P4。

参见图3，第一半导体芯片CHIP1可以包括第一焊盘区域110、第二焊盘区域120、第一控制电路130、第一存储区域140和第二存储区域150。

第一焊盘区域110可以位于第一半导体芯片CHIP1的第一区域。当从平面视图观察时，第一区域可以对应于第一半导体芯片CHIP1的四个边缘区域中的任何一个，例如第一边缘区域(对应于图3的平面视图中的上边缘区域)。

第一焊盘区域110可以包括第一焊盘P1中的一些，并且第一焊盘区域110中的这些第一焊盘P1中的一些第一焊盘P1可以通过第一导线W1中的一些第一导线W1电连接到衬底SUB。命令CMD和地址ADD可以通过第一焊盘区域110中的第一焊盘P1输入到第一半导体芯片CHIP1。数据DATA也可以通过第一焊盘区域110中的第一焊盘P1输入到第一半导体芯片CHIP1或从第一半导体芯片CHIP1输出。

第二焊盘区域120可以位于第一半导体芯片CHIP1的第二区域。当从平面视图观察时，第二区域可以对应于第一半导体芯片CHIP1的四个边缘区域中的另一个，例如第二边缘区域(对应于图3的平面视图中的右边缘区域)。在一些其他实施例中，第二区域可以在图3的平面视图中被设置为左边缘区域。当第一焊盘区域110中的第一焊盘P1沿图3中的第二水平方向排列时，第二焊盘区域120中的第一焊盘P1可以在垂直于第二水平方向的第一水平方向上排列。

第二焊盘区域120可以包括第一焊盘P1中的一些，并且第二焊盘区域120中的这些第一焊盘P1中的一些第一焊盘P1可以通过第一导线W1中的一些第一导线W1电连接到衬底SUB。电源电压VDD、接地电压VSS和可选信息OPT可以通过第二焊盘区域120中的第一焊盘P1输入到第一半导体芯片CHIP1。电源电压VDD和接地电压VSS可以通过第二焊盘区域120中的第一焊盘P1被提供给第一半导体芯片CHIP1。对应于第一半导体芯片CHIP1的操作信息的可选信息OPT可以通过第二焊盘区域120中的第一焊盘P1输入到第一半导体芯片CHIP1。可选信息OPT可以包括用于执行第一半导体芯片CHIP1的操作的各种信息。例如，可选信息OPT可以包括关于“×4”模式的信息、关于“×8”模式的信息、关于“×16”模式的信息等，这些信息用于设置被包括在通过第一焊盘区域110输入到第一半导体芯片CHIP1或从第一半导体芯片CHIP1输出的数据DATA中的比特位数量。

根据实施例，可以将通过第一和第二焊盘区域110和120传输的信号设置为不同。

在平面视图中，第一焊盘区域110和第二焊盘区域120可以设置为彼此垂直。在一些实施例中，第一焊盘区域110和第二焊盘区域120可以设置为在平面视图中大致彼此垂直。在一些实施例中，第一焊盘区域110和第二焊盘区域120，如果延伸出去，可以设置成在平面视图中彼此相交。

第一控制电路130可以设置在第一焊盘区域110与包括第一存储区域140和第二存储区域150的存储区域之间。

第一控制电路130可以通过第一焊盘区域110接收命令CMD，并且可以对命令CMD进行解码以产生第一写入信号WT1和第一读取信号RD1。第一控制电路130可以通过第一焊盘区域110接收地址ADD，并且可以对地址ADD进行解码以产生第一和第二选择地址SA<1:2>、第一至第四存储体组地址BGA<1:4>、以及第一至第四存储体地址BKA<1:4>。第一控制电路130可以通过第一焊盘区域110接收或输出数据DATA。

第一半导体芯片CHIP1可以提供存储体组模式、8存储体模式和16存储体模式。存储体组可以包括多个存储体。例如，存储体组可能包括四个存储体。在存储体组模式中，可以通过一个命令执行包括在存储体组中的一个存储体的列操作。在8存储体模式中，分别包括在两个独立存储体组中的两个存储体的列操作由一个命令顺序执行。在16存储体模式中，分别包括在四个独立存储体组中的四个存储体的列操作由一个命令顺序执行。

在8存储体模式中，第一控制电路130可以在第一至第四存储体组地址BGA<1:4>中产生两个存储体组地址。例如，可以在8存储体模式中同时使能第一和第三存储体组地址BGA<1>和BGA<3>。在16存储体模式中，第一控制电路130可以产生第一至第四存储体组地址BGA<1:4>的一个存储体组地址。例如，可以在16存储体模式中顺序地使能第一至第四存储体组地址BGA<1:4>。

在平面视图中，第一存储区域140可以位于第一控制电路130的与第一焊盘区域110相背离的一侧。

第一存储区域140可以包括第一至第四存储体组(图5的BG1、BG2、BG3和BG4)，如果第一选择地址SA<1>被使能，则根据第一至第四存储体组地址BGA<1:4>激活所述第一至第四存储体组。第一至第四存储体组(图5的BG1、BG2、BG3和BG4)可以包括根据第一至第四存储体地址BKA<1:4>激活的第一至第十六存储体(图5的BK1～BK16)。第一存储区域140可以将数据DATA存储到第一至第四存储体组(图5的BG1、BG2、BG3和BG4)中，如果第一写入信号WT1被使能并且第一选择地址SA<1>被使能，则第一至第四存储体组根据第一至第四存储体组地址BGA<1:4>被激活。第一存储区域140可以输出存储在第一至第四存储体组(图5的BG1、BG2、BG3和BG4)中的数据DATA，如果第一读取信号RD1被使能并且第一选择地址SA<1>被使能，则第一至第四存储体组根据第一至第四存储体组地址BGA<1:4>被激活。

如果在8存储体模式下使能第一选择地址SA<1>，则第一存储区域140可以根据第一至第四存储体组地址BGA<1:4>来激活第一至第四存储体组(图5中的BG1、BG2、BG3和BG4)中的两个存储体组，以接收或输出数据DATA。如果在16存储体模式下使能了第一选择地址SA<1>，则第一存储区域140可以根据第一至第四存储体组地址BGA<1:4>来激活第一至第四存储体组(图5中的BG1、BG2、BG3和BG4)中的一个存储体组，以接收或输出数据DATA。每当执行一次写入操作或读取操作时输入或输出的数据DATA中包括的比特位数量可以被设置为具有“16”或“32”的突发长度。

在平面视图中，第二存储区域150可以位于第一控制电路130的与第一焊盘区域110相背离的一侧。

第二存储区域150可以包括第五至第八存储体组(图6的BG5、BG6、BG7和BG8)，如果第二选择地址SA<2>被使能，则第五至第八存储体组根据第一至第四存储体组地址BGA<1:4>被激活。第五至第八存储体组(图6的BG5、BG6、BG7和BG8)可以包括根据第一至第四存储体地址BKA<1:4>激活的第十七至第三十二存储体(图6的BK17～BK32)。第二存储区域150可以将数据DATA存储到第五至第八存储体组(图6的BG5、BG6、BG7和BG8)中，如果第一写入信号WT1被使能并且第二选择地址SA<2>被使能，则第五至第八存储体组根据第一至第四存储体组地址BGA<1:4>被激活。如果第一读取信号RD1被使能并且第二选择地址SA<2>被使能，则第二存储区域150可以输出存储在根据第一至第四存储体组地址BGA<1:4>被激活的第五至第八存储体组(图6的BG5、BG6、BG7和BG8)中的数据DATA。

如果在8存储体模式下使能第二选择地址SA<2>，则第二存储区域150可以根据第一至第四存储体组地址BGA<1:4>激活第五至第八存储体组(图6中的BG5、BG6、BG7和BG8)中的两个存储体组，以接收或输出数据DATA。如果在16存储体模式下使能第二选择地址SA<2>，则第二存储区域150可以根据第一至第四存储体组地址BGA<1:4>来激活第五至第八存储体组(图6中的BG5、BG6、BG7和BG8)中的一个存储体组，以接收或输出数据DATA。每当执行一次写入操作或读取操作时输入或输出的数据DATA中包括的比特位数量可以被设置为具有“16”或“32”的突发长度。

第一存储区域140和第二存储区域150可以位于第一控制电路130的与第一焊盘区域110相背离的一侧，以在平面视图中彼此相邻。

参见图4，第二半导体芯片CHIP2可以包括第三焊盘区域210、第四焊盘区域220、第二控制电路230、第三存储区域240和第四存储区域250。

第三焊盘区域210可以位于第二半导体芯片CHIP2的第一区域。第二半导体芯片CHIP2的第一区域可以对应于第二半导体芯片CHIP2的四个边缘区域中的任何一个，例如，当从平面视图观察时的第一边缘区域(对应于图3的平面视图中的上边缘区域)。

第三焊盘区域210可以包括第二焊盘P2中的一些，并且第三焊盘区域210中的第二焊盘P2可以通过一些第二导线W2电连接到衬底SUB。第三焊盘区域210可以被配置为具有与第一焊盘区域110基本相同的功能。因此，在下文中将省略对第三焊盘区域210的描述。

第四焊盘区域220可以位于第二半导体芯片CHIP2的第二区域。第二半导体芯片CHIP2的第二区域可以对应于第二半导体芯片CHIP2的四个边缘区域中的另一个，例如，当从平面视图看时的第二边缘区域(对应于图4的平面视图中的右边缘区域)。当第三焊盘区域210中的第二焊盘P2沿图4中的第二水平方向排列时，第四焊盘区域220中的第二焊盘P2可以在垂直于第二水平方向的第一水平方向上排列。

第四焊盘区域220可以包括第二焊盘P2中的一些，并且第四焊盘区域220中的这些第二焊盘P2中的一些第二焊盘P2可以通过第二导线W2中的一些第二导线W2电连接到衬底SUB。第四焊盘区域220可以被配置为具有与第二焊盘区域120基本相同的功能。因此，在下文中将省略对第四焊盘区域220的详细描述。

根据实施例，可以将通过第三和第四焊盘区域210和220传输的信号设置为不同。

第三焊盘区域210和第四焊盘区域220可以设置为在平面视图中彼此垂直。在一些实施例中，第三焊盘区域210和第四焊盘区域220可以设置为在平面视图中大致彼此垂直。在一些实施例中，第三焊盘区域210和第四焊盘区域220，如果延伸出去，可以设置成在平面视图中彼此相交。

第二控制电路230可以设置在第三焊盘区域210与包括第三和第四存储区域240和250的存储区域之间。

第二控制电路230可以通过第三焊盘区域210接收命令CMD，以及可以对命令CMD进行解码以产生第二写入信号WT2和第二读取信号RD2。第二控制电路230可以通过第三焊盘区域210接收地址ADD，以及可以对地址ADD进行解码以产生第三和第四选择地址SA<3:4>、第五至第八存储体组地址BGA<5:8>以及第五至第八存储体地址BKA<5:8>。第二控制电路230可以通过第三焊盘区域210接收或输出数据DATA。

第二控制电路230可以被实现为执行与第一控制电路130基本相同的操作。因此，在下文中将省略对第二控制电路230的描述。

在平面视图中，第三存储区域240可以位于第二控制电路230的与第三焊盘区域210相背离的一侧。

第三存储区域240可以包括第九至第十二存储体组(未示出)，如果第三选择地址SA<3>被使能，则第九至第十二存储体组根据第五至第八存储体组地址BGA<5:8>被激活。第九至第十二存储体组(未示出)可以包括根据第五至第八存储体地址BKA<5:8>被激活的第三十三至第四十八存储体(未示出)。

第三存储区域240可以被实现为具有与第一存储区域140基本相同的结构，除了其输入/输出(I/O)信号。因此，在下文中将省略对第三存储区域240的描述。

在平面视图中，第四存储区域250可以位于第二控制电路230的与第三焊盘区域210相背离的一侧。

第四存储区域250可以包括第十三至第十六存储体组(未示出)，如果第四选择地址SA<4>被使能，则第十三至第十六存储体组根据第五至第八存储体组地址BGA<5:8>被激活。第十三至第十六存储体组(未示出)可以包括根据第五至第八存储体地址BKA<5:8>被激活的第四十九至第六十四存储体(未示出)。

第四存储区域250可以被实现为具有与第二存储区域150基本相同的结构，除了其输入/输出(I/O)信号。因此，在下文中将省略对第四存储区域250的描述。

参见图5，第一存储区域140可以包括第一存储体组BG1、第二存储体组BG2、第三存储体组BG3和第四存储体组BG4。

第一存储体组BG1可以包括第一至第四存储体BK1、BK2、BK3和BK4。

如果第一选择地址SA<1>、第一存储体组地址BGA<1>和第一存储体地址BKA<1>被使能，则可以激活第一存储体BK1。如果第一选择地址SA<1>、第一存储体组地址BGA<1>和第二存储体地址BKA<2>被使能，则可以激活第二存储体BK2。如果第一选择地址SA<1>、第一存储体组地址BGA<1>和第三存储体地址BKA<3>被使能，则可以激活第三存储体BK3。如果第一选择地址SA<1>、第一存储体组地址BGA<1>和第四存储体地址BKA<4>被使能，则可以激活第四存储体BK4。第一至第四存储体BK1、BK2、BK3和BK4可以彼此共享第一I/O线IO1，并且可以通过第一I/O线IO1接收或输出数据DATA。也就是说，第一存储体组BG1可以耦合到第一I/O线IO1，以通过第一I/O线IO1接收或输出数据DATA。

第二存储体组BG2可以包括第五至第八存储体BK5、BK6、BK7和BK8。

如果第二存储体组地址BGA<2>被使能，则可以激活第二存储体组BG2，并且第五至第八存储体BK5、BK6、BK7和BK8可以彼此共享第二I/O线IO2，以便通过第二I/O线IO2接收或输出数据DATA。第五至第八存储体BK5、BK6、BK7和BK8可以被配置为执行与第一至第四存储体BK1、BK2、BK3和BK4基本相同的操作。因此，在下文中将省略对第二存储体组BG2的描述。

第三存储体组BG3可以包括第九至第十二存储体BK9、BK10、BK11和BK12。

如果第三存储体组地址BGA<3>被使能，则可以激活第三存储体组BG3，并且第九至第十二存储体BK9、BK10、BK11和BK12可以彼此共享第三I/O线IO3，以便通过第三I/O线IO3来接收或输出数据DATA。第九至第十二存储体BK9、BK10、BK11和BK12可以被配置为执行与第一至第四存储体BK1、BK2、BK3和BK4基本相同的操作。因此，在下文中将省略对第三存储体组BG3的描述。

第四存储体组BG4可以包括第十三至第十六存储体BK13、BK14、BK15和BK16。

如果第四存储体组地址BGA<4>被使能，则可以激活第四存储体组BG4，并且第十三至第十六存储体BK13、BK14、BK15和BK16可以彼此共享第四I/O线IO4，以便通过第四I/O线IO4接收或输出数据DATA。第十三至第十六存储体BK13、BK14、BK15和BK16可以被配置为执行与第一至第四存储体BK1、BK2、BK3和BK4基本相同的操作。因此，在下文中将省略对第四存储体组BG4的描述。

第一存储区域140可以激活第一至第十六存储体BK1～BK16中的两个存储体，以在8存储体模式下接收或输出数据DATA。例如，可以在8存储体模式中使能第一和第三存储体组地址BGA<1>和BGA<3>，并且如果第一存储体地址BKA<1>被使能，则可以激活第一存储体BK1和第九存储体BK9，以接收或输出数据DATA。

第一至第四存储体组BG1、BG2、BG3和BG4可以在平面视图中排列在第一存储区域140的第二水平方向上。包括在第一存储体组BG1中的第一至第四存储体BK1～BK4可以在平面视图中排列在第一存储区域140的第一水平方向上。包括在第二存储体组BG2中的第五至第八存储体BK5～BK8可以在平面视图中排列在第一存储区域140的第一水平方向上。包括在第三存储体组BG3中的第九至第十二存储体BK9～BK12可以在平面视图中排列在第一存储区域140的第一水平方向上。包括在第四存储体组BG4中的第十三至第十六存储体BK13～BK16可以在平面视图中排列在第一存储区域140的第一水平方向上。

参见图6，第二存储区域150可以包括第五存储体组BG5、第六存储体组BG6、第七存储体组BG7和第八存储体组BG8。

第五存储体组BG5可以包括第十七至第二十存储体BK17、BK18、BK19和BK20。

如果第二选择地址SA<2>、第一存储体组地址BGA<1>和第一存储体地址BKA<1>被使能，则可以激活第十七BK17。如果第二选择地址SA<2>、第一存储体组地址BGA<1>和第二存储体地址BKA<2>被使能，则可以激活第十八存储体BK18。如果第二选择地址SA<2>、第一存储体组地址BGA<1>和第三存储体地址BKA<3>被使能，则可以激活第十九存储体BK19。如果第二选择地址SA<2>、第一存储体组地址BGA<1>和第四存储体地址BKA<4>被使能，则可以激活第二十存储体BK20。第十七至第二十存储体BK17、BK18、BK19和BK20可以彼此共享第五I/O线IO5，并且可以通过第五I/O线IO5接收或输出数据DATA。也就是说，第五存储体组BG5可以耦合到第五I/O线IO5，以通过第五I/O线IO5接收或输出数据DATA。

第六存储体组BG6可以包括第二十一至第二十四存储体BK21、BK22、BK23和BK24。

如果第二存储体组地址BGA<2>被使能，则可以激活第六存储体组BG6，并且第二十一至第二十四存储体BK21、BK22、BK23和BK24可以彼此共享第六I/O线IO6，以通过第六I/O线IO6接收或输出数据DATA。第二十一至第二十四存储体BK21、BK22、BK23和BK24可以被配置为执行与第十七至第二十存储体BK17、BK18、BK19和BK20基本相同的操作。因此，在下文中将省略对第六存储体组BG6的描述。

第七存储体组BG7可以包括第二十五至第二十八存储体BK25、BK26、BK27和BK28。

如果第三存储体组地址BGA<3>被使能，则可以激活第七存储体组BG7，并且第二十五至第二十八存储体BK25、BK26、BK27和BK28可以彼此共享第七I/O线IO7，以通过第七I/O线IO7接收或输出数据DATA。第二十五至第二十八存储体BK25、BK26、BK27和BK28可以被配置为执行与第十七至第二十存储体BK17、BK18、BK19和BK20基本相同的操作。因此，在下文中将省略对第七存储体组BG7的描述。

第八存储体组BG8可以包括第二十九至第三十二存储体BK29、BK30、BK31和BK32。

如果第四存储体组地址BGA<4>被使能，则第八存储体组BG8可以被激活，并且第二十九至第三十二存储体BK29、BK30、BK31和BK32可以彼此共享第八I/O线IO8，以通过第八I/O线IO8接收或输出数据DATA。第二十九至第三十二存储体BK29、BK30、BK31和BK32可以被配置为执行与第十七至第二十存储体BK17、BK18、BK19和BK20基本相同的操作。因此，在下文中将省略对第八存储体组BG8的描述。

第二存储区域150可以激活第十七至第三十二存储体BK17～BK32中的两个存储体，以在8存储体模式下接收或输出数据DATA。例如，可以在8存储体模式中使能第一和第三存储体组地址BGA<1>和BGA<3>，并且如果第一存储区域地址BKA<1>被使能，则可以激活第十七存储体BK17和第二十五存储体BK25，以接收或输出数据DATA。

在平面视图中，第五至第八存储体组BG5、BG6、BG7和BG8可以在第二存储区域150的第二水平方向上排列。包括在第五存储体组BG5中的第十七至第二十存储体BK17～BK20可以在平面视图中排列在第二存储区域150的第一水平方向上。包括在第六存储体组BG6中的第二十一至第二十四存储体BK21～BK24可以在平面视图中排列在第二存储区域150的第一水平方向上。包括在第七存储体组BG7中的第二十五至第二十八存储体BK25～BK28可以在平面视图中排列在第二存储区域150的第一水平方向上。包括在第八存储体组BG8中的第二十九至第三十二存储体BK29～BK32可以在平面视图中排列在第二存储区域150的第一水平方向上。

包括在第二、第三和第四半导体芯片CHIP2、CHIP3和CHIP4当中的每一个半导体芯片中的存储区域可以被实现为执行与图5和图6中所示的第一存储区域140和第二存储区域150基本相同的操作。因此，在下文中将省略对包括在第二、第三和第四半导体芯片CHIP2、CHIP3和CHIP4中的每一个半导体芯片中的存储区域的描述。

下面将参考图7描述包括在图1的半导体封装件1中的第一半导体芯片CHIP1和第二半导体芯片CHIP2的层叠结构。

第一半导体芯片CHIP1可以层叠在衬底SUB上，使得第一焊盘区域110在平面视图中位于第一半导体芯片CHIP1的上边缘区域，第二焊盘区域120在平面视图中位于第一半导体芯片CHIP1的右侧边缘区域。

第二半导体芯片CHIP2可以层叠在第一半导体芯片CHIP1上，使得第三焊盘区域210在平面视图中位于第二半导体芯片CHIP2的下边缘区域，并且第四焊盘区域220在平面视图中位于第二半导体芯片CHIP2的左边缘区域。在这种情况下，第二半导体芯片CHIP2可以相对于第一半导体芯片CHIP1横向偏移，以暴露第一和第二焊盘区域110和120。因此，当从平面视图观察时，第一和第三焊盘区域110和210可以相对于第一和第二半导体芯片CHIP1和CHIP2的中心点是点对称的。类似地，当从平面视图观察时，第二和第四焊盘区域120和220也可以相对于第一和第二半导体芯片CHIP1和CHIP2的中心点是点对称的。

如上所述，第二半导体芯片CHIP2可以层叠在第一半导体芯片CHIP1上，以在第一方向(即，第一横向)上横向偏移。在这种情况下，尽管未在图7中示出，第三半导体芯片CHIP3可以层叠在第二半导体芯片CHIP2上，以在与第一方向相反的第二方向(即，第二横向方向)上横向偏移，使得第三和第四焊盘区域210和220被暴露。也就是说，第二、第三和第四半导体芯片CHIP2、CHIP3和CHIP4可以以Z字形方式垂直层叠在第一半导体芯片CHIP1上，以暴露它们的焊盘区域并提供足以将导线W1～W4接合到焊盘P1～P4的空间，即使不使用设置在第一至第四半导体芯片CHIP1、CHIP2、CHIP3和CHIP4之间的任何中介层状的元件。结果，可以减小半导体封装件1的总厚度。

参考图2至图7所描述的半导体封装件1可以被应用于电子系统，该电子系统包括存储系统、图形系统、计算系统、移动系统等。例如，如图8中所示，根据实施例的电子系统1000可包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

数据储存电路1001可以存储从存储器控制器1002输出的数据，或者可以根据从存储器控制器1002输出的控制信号而将存储的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括非易失性存储器，即使在其电源被中断时也可以保留它们存储的数据。非易失性存储器可以是诸如NOR型闪存或NAND型闪存的闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。

存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中、或用于输出存储在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图8示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以临时存储要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时存储从数据储存电路1001输出或输入到数据储存电路1001的数据。存储器1003可以根据控制信号存储从存储器控制器1002输出的数据。缓冲存储器1003可以将存储的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括图2中所示的半导体封装件1。缓冲存储器1003可以包括易失性存储器，例如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。

I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任何一种，例如通用串行总线(USB)、多媒体卡(MMC)、***组件互连快速(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。

电子系统1000可以用作主机或外部存储设备的辅助存储设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。