阅读说明：本技术 一种沟槽igbt及其制作方法 (Groove IGBT and manufacturing method thereof ) 是由 俞义长 赵善麒 于 2019-12-02 设计创作，主要内容包括：本发明涉及半导体领域,具体公开了一种沟槽IGBT及其制作方法,包括半导体衬底和IGBT元胞,所述IGBT元胞为对称结构,所述IGBT元胞包括两个真沟槽栅单元,两个所述真沟槽栅单元之间设置有至少两个假沟槽单元,两个所述假沟槽单元之间设置至少一个假沟槽栅单元,所述真沟槽栅单元和所述假沟槽栅单元连接栅极金属,所述假沟槽单元连接发射极金属。本发明可以通过在真沟槽栅单元之间增加假沟槽单元和/或假沟槽栅单元来降低饱和压降、优化抗短路能力。(The invention relates to the field of semiconductors, and particularly discloses a trench IGBT and a manufacturing method thereof. The invention can reduce saturation voltage drop and optimize short circuit resistance by adding the false trench units and/or the false trench gate units between the true trench gate units.)

一种沟槽IGBT及其制作方法

技术领域

本发明涉及半导体领域，具体涉及一种沟槽IGBT及其制作方法。

背景技术

IGBT随着技术的升级，已经完成了诸多的更迭，如背面从厚片的PT型，过渡到薄片的NPT，再升级成最新的超薄片的FS场终止，可以大幅度的降低由于芯片厚度造成的器件热阻，正面从平面结构升级成沟槽型，再从普通型的双侧沟槽结构(图1所示)升级到注入增强型半侧沟道沟槽结构(图2所示)，可以有效降低饱和压降Vcesat和静态损耗，但随着沟槽结构特征尺寸缩小到3um(相邻沟槽间距离与沟槽本身宽度之和)以内，带来IGBT单位面积电流密度大幅上升，但是现有技术中的沟槽结构的饱和压降Vcesat、抗短路能力及开关特性不够优化。

发明内容

本发明为解决特征尺寸在3um以内的IGBT采用现有技术IGBT结构的性能参数不够优化的问题，提出一种沟槽IGBT。

本发明采用的技术方案：

本发明的一方面，一种沟槽IGBT，包括半导体衬底和IGBT元胞，所述半导体衬底为N型衬底，所述IGBT元胞为对称结构，所述IGBT元胞包括两个真沟槽栅单元，两个所述真沟槽栅单元之间设置有至少两个假沟槽单元，两个所述假沟槽单元之间设置至少一个假沟槽栅单元，所述真沟槽栅单元和所述假沟槽栅单元连接栅极金属，所述假沟槽单元连接发射极金属。

本发明的另一方面，一种沟槽IGBT，包括半导体衬底和IGBT元胞，所述半导体衬底为N型衬底，所述IGBT元胞为对称结构，所述IGBT元胞包括两个真沟槽栅单元，两个所述真沟槽栅单元之间设置有一个假沟槽栅单元，所述真沟槽栅单元和所述假沟槽栅单元连接栅极金属，所述发射极金属设置在真沟槽栅单元和所述假沟槽栅单元之间。

本发明的又一方面，一种沟槽IGBT，包括半导体衬底和IGBT元胞，所述半导体衬底为N型衬底，所述IGBT元胞为对称结构，所述IGBT元胞包括两个真沟槽栅单元，两个所述真沟槽栅单元之间设置有一个假沟槽单元，所述真沟槽栅单元连接栅极金属，所述假沟槽单元连接发射极金属。

进一步地，相邻沟槽之间设置有第一掺杂区，所述第一掺杂区的掺杂类型与所述半导体衬底的类型相反。

进一步地，所述真沟槽栅单元的两侧设置分别有与所述第一掺杂区的掺杂类型相反的第二掺杂区。

进一步地，所述发射极金属连接所述第一掺杂区和所述第二掺杂区。

本发明为解决特征尺寸在3um以内的IGBT采用现有技术饱和压降Vcesat和抗短路能力不够优化的问题，提出一种沟槽IGBT制作方法。

一种沟槽IGBT制作方法，在所述沟槽内沉积氧化层，然后沉积多晶硅层，接着将表面多余的多晶硅去除，包括：

在相邻两个所述沟槽之间注入推结，形成导电层；

在真沟槽栅单元的两侧注入推结，形成源区；

将真沟槽栅单元和假沟槽栅单元连接栅极金属，假沟槽单元连接发射极金属。

与现有技术相比，本发明的有益效果：

1.本发明通过在真沟槽栅单元之间设置假沟槽栅单元和假沟槽单元，在提升电流密度的同时可以增加正面注入效率、降低饱和压降、优化抗短路能力，解决了现有IGBT结构性能参数不够优化的问题，同时本发明可以降低栅极结电容，从而优化IGBT的开关特性，本发明可以应用于小尺寸IGBT；

2.本发明通过在真沟槽栅单元之间设置假沟槽栅单元，以此来降低饱和压降，优化抗短路能力；

3.本发明通过在真沟槽栅单元之间设置假沟槽单元，以此降低栅极结电容，从而提升开关特性。

附图说明

图1为现有技术中双侧沟道结构IBGT的示意图；

图2为现有技术中增强型半侧沟道结构IGBT的示意图；

图3为本发明实施例提供的沟槽IGBT的示意图；

图4为本发明实施例提供的沟槽的示意图；

图5为本发明实施例形成导电层后的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一：

图3示出了本实施例提供的一种沟槽IGBT，包括半导体衬底和IGBT元胞，IGBT元胞位于半导体衬底表面内，IGBT元胞为对称结构，IGBT元胞包括两个真沟槽栅单元，两个真沟槽栅单元之间设置有两个假沟槽单元，两个假沟槽单元之间设置一个假沟槽栅单元，真沟槽栅单元和假沟槽栅单元连接栅极金属，假沟槽单元连接发射极金属，本实施例在真沟槽栅单元之间设置假沟槽栅单元和假沟槽单元，在提升电流密度的同时可以增加正面注入效率、降低饱和压降、优化抗短路能力，同时本发明可以降低栅极结电容，从而优化IGBT的开关特性。

本说明书中的“半导体衬底表面内”是指由半导体衬底表面向下延伸的一定深度的区域，该区域属于半导体衬底的一部分。

其中，半导体衬底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的半导体衬底优选采用硅衬底，在本实施例中以N型衬底为例进行说明。

需要说明的是，本实施例中真沟槽栅单元是指沟槽两侧设置有N+源区的栅极，假沟槽栅单元是指沟槽两侧未设置N+源区的栅极，假沟槽单元是指沟槽两侧未设置N+源区的发射极。

作为本实施例的其他变换结构，本实施例提供的IGBT元胞还可以在两个真沟槽栅单元之间设置一个假沟槽栅单元和四个假沟槽单元，四个假沟槽单元两两分布在假沟槽栅单元的两侧；

本实施例提供的IGBT元胞还可以在真沟槽栅单元之间设置两个假沟槽栅单元和三个假沟槽单元，两个假沟槽栅单元和三个假沟槽单元交错排布，本实施例通过设置假沟槽栅单元可以降低饱和压降、优化短路能力，通过设置假沟槽单元可以调节栅极结电容，从而优化开关特性，根据应用端的需求本实施例提供的沟槽IGBT中假沟槽栅单元及假沟槽单元的数量是可以调节的，只要满足IGBT元胞为对称结构即可，对此不做过多限制。

进一步地，相邻沟槽之间设置有第一掺杂区，第一掺杂区的掺杂类型与半导体衬底的类型相反，本实施例中第一掺杂区为PW导电层。

进一步地，真沟槽栅单元的两侧设置分别有与第一掺杂区的掺杂类型相反的第二掺杂区，第二掺杂区为N+源区。

进一步地，发射极金属连接PW到导电层和N+源区。

实施例二：

一种沟槽IGBT，包括半导体衬底和IGBT元胞，IGBT元胞为对称结构，IGBT元胞包括两个真沟槽栅单元，两个真沟槽栅单元之间设置有一个假沟槽栅单元，真沟槽栅单元和假沟槽栅单元连接栅极金属，发射极金属设置在真沟槽栅单元和假沟槽栅单元之间，本实施例可以降低饱和压降、优化抗短路能力。

实施例三：

一种沟槽IGBT，包括半导体衬底和IGBT元胞，IGBT元胞为对称结构，IGBT元胞包括两个真沟槽栅单元，两个真沟槽栅单元之间设置有一个假沟槽单元，真沟槽栅单元连接栅极金属，假沟槽单元连接发射极金属，本实施例可以调节栅极结电容，从而优化IGBT的开关特性。

本实施例还提供了一种沟槽IGBT制作方法，用于制作上述的沟槽IGBT，首先在半导体衬底上制作多个沟槽(如图4所示)，在沟槽内沉积氧化层，然后沉积多晶硅层，接着将表面多余的多晶硅去除(如图4所示)，使得该沟槽内部变的平整，具体地，本实施例提供的IGBT制作方法还包括：

在相邻两个沟槽之间注入推结，形成PW导电层；

在真沟槽栅单元的两侧注入推结，形成N+源层，其余沟槽不注入推结，从而假沟槽单元和假沟槽栅单元的两侧无N+源层(如图5所示)；

将真沟槽栅单元和假沟槽栅单元连接栅极金属，假沟槽单元连接发射极金属(如图3所示)。

需要说明的是，本实施例是对现有技术不足的改进，因此本实施例提供的沟槽IGBT制作方法是针对改进部分结构制作方法的说明，其他部分的制作方法在此不做赘述。

综上，本实施例提供的沟槽IGBT及其制作方法可以通过在真沟槽栅单元之间增加假沟槽单元和/或假沟槽栅单元，在提升电路密度的同时优化IGBT的性能参数，因此本实施例更有利于产品小型化。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。