阅读说明：本技术 埋入式电力轨道 (Embedded electric power rail ) 是由 杰弗里·史密斯 安东·J·德维利耶 坎达巴拉·N·塔皮利 于 2018-06-21 设计创作，主要内容包括：本公开的方面提供半导体器件和制造所述半导体器件的方法。所述半导体器件包括电力轨道,所述电力轨道形成于隔离沟槽中。所述电力轨道被介电质盖层覆盖,所述介电质盖层将所述电力轨道与所述介电质盖层上的导电图案结构隔离。此外,在所述介电质盖层中选择性地形成开口并且用导电材料填充所述开口以选择性地连接导电图案结构与所述电力轨道。(Aspects of the present disclosure provide a semiconductor device and a method of manufacturing the semiconductor device. The semiconductor device includes a power rail formed in an isolation trench. The power rail is covered by a dielectric capping layer that isolates the power rail from conductive pattern structures on the dielectric capping layer. Further, openings are selectively formed in the dielectric capping layer and filled with a conductive material to selectively connect conductive pattern structures with the power rail.)

埋入式电力轨道

优先权要求和交叉参考

本公开要求在2017年6月22日提交的美国临时申请No.62/523,704“用于随机和非随机逻辑应用和设计的用于自对准埋入式电力轨道和器件下接线的方法(Method toSelf-align Buried Power Rails and Below-device Wiring for Random and Non-random Logic Applications and Designs)”的权益，所述美国临时申请以其全文引用的方式并入本文中。

技术领域

本公开描述大体上涉及半导体器件和制造过程的实施方案。

背景技术

本公开涉及制造半导体器件的方法，所述半导体器件例如集成电路和用于集成电路的晶体管和晶体管部件。在半导体器件的制造中(尤其是在微观上)，执行各种制造过程，例如膜形成沉积，重复地执行蚀刻掩模形成、图案化、材料蚀刻和去除以及掺杂处理，以在衬底上形成所要的半导体器件元件。在历史上，利用微制造，已经在一个平面中形成在上方形成有接线/金属化的晶体管，并且已将所述晶体管特性化为二维(2D)电路或2D制造。放缩努力已使2D电路中的每单位面积的晶体管的数目大大地增加，但放缩努力陷入更大的挑战中，这是因为放缩进入单个数字的纳米半导体器件制造节点。

发明内容

本发明涉及合并鳍式场效晶体管(FINFET)、纳米线、纳米片或互补的堆叠式纳米线和/或纳米片的随机和非随机逻辑两者的器件制造。在标准逻辑单元内，通过线后端(back-end of line，BEOL)金属层中的电力轨道将到器件(例如，晶体管)的电力供应到源极/漏极触点。所述电力轨道典型地在通常被称为东西定向的定向上延伸越过邻近单元。由于所述电力轨道必须将电力供应到许多单元，因此所述电力轨道常常实现为具有比用于所述单元内的标准布线轨道/信号线大得多的大小(例如，较大宽度)。典型地，所述电力轨道与一般布线线相比的大小差异能够高达3到4倍，因此所述电力轨道利用单元设计内的相当大面积。需要所述电力轨道的较大临界尺寸，以便维持所述轨道中的足够电阻，以便维持足够的电力分配目标，包括需要在器件内供应的所述电力轨道的IR压降和频率。

已经想出一种方法，以通过使电力轨道在大小上更深(例如较高高宽比)来减小电力轨道的横向(宽度)大小，以便允许较小的自上而下横截面(例如，较小宽度金属线)，同时有效地使电力轨道中的总金属体积保持相同或增大。高宽比的增大提供电力轨道上的较低电阻，如此提供维持改进的需要供应的电力轨道的IR压降和频率的能力。常常难以仅增大BEOL中的电力轨道的高宽比，这是因为这将产生较大高宽比的通孔以将信号线连接到器件(例如较高通孔电阻)，或将需要信号线也具有类似的高宽比，这将导致BEOL中的轨道之间的电容增大。一种方法包括在物理设备(例如晶体管)下面“埋入”或定位电力轨道，其中电力轨道的高宽比能够独立于BEOL中的信号线而增大，这提供明显降低电力轨道中的电阻而不对通孔电阻或BEOL中的电容产生任何负面影响的方法。在这种方法中，通过与通过常规的下拉方法相反的自底向上方法，将电力供应到金属触点。

在物理设备下面埋入电力轨道允许单元占据面积减少。举例来说，通常将单元实现为标准单元布局库中的固定高度、可变宽度单元。固定高度使得能够按行来放置单元，并且易于自动化布局设计的过程。行方向是被称为东西定向的定向，并且垂直于东西定向的方向被称为南北定向。根据这种命名约定，M0将通常含有在东西定向上延伸的衬里，而M1将具有在南北定向上延伸的衬里。随后的金属层可相对于前述金属层垂直地延伸。

在物理设备下面埋入电力轨道允许标准单元的单元高度仅通过布线轨道或信号线的数目定义，与电力轨道和布线轨道的组合相反。这提供通过合并这一概念而轻易地将6.0到6.5布线轨道(6.5T)单元高度(假设电力轨道宽度等于布线轨道线的宽度的2倍或3倍)缩小到5.0布线轨道单元高度的能力，即使实际布线轨道的数目是相同的。

相邻单元到Vss或Vdd的连接(在南北方向上)能够沿着共同电力轨道作出。在一实例中，电力轨道(例如，Vdd)在标准单元的上部行与标准单元的下部行之间定位在下面。电力轨道在东西定向上延伸。上部行中的单元面向被，并且下部行中的单元面向南，并且通常能够将电力轨道用作例如Vdd电源。电力轨道能够通过上部行中的面向北的单元分接，并且能够类似地通过下部行中的面向南的单元分接。对于大的非埋入式轨道的情况，可顾及这种情况，这是因为在轨道上有足够空间用于作出两种连接，并且那些连接是根据自上而下集成方法作出，在所述方法中，通孔穿过轨道转移到下面的金属漏极(例如用于金属化的沟道或隧道)。相应地，以光刻或图案化进行的任何对准将通过蚀刻过程直接转移。然而，关于埋入式轨道的实施方案，取决于需要多大的高宽比以满足电阻规格，将电力轨道封在浅沟槽隔离(STI)内或与STI一起封在块状硅内。难以执行向下穿过替换金属漏极的氧化物填充物而形成连接并且着陆在金属轨道上而不是在物理上邻近于轨道的STI上。任何放置错误将导致轨道的额外金属填充，这是因为过程的接下来步骤可以是在进行到埋入式轨道的连接之后将金属漏极金属化。相反地，到电力轨道的连接不充足情况下的任何放置错误提供显著的电阻惩罚，尤其在轨道与金属漏极之间的连接在大小上小于12nm的设计中。

对于来自南北定向上的两个相邻单元的两个源极/漏极触点是从共同电力轨道下拉的情况，两个标准单元之间的源极/漏极触点或电极实际上能够共享，这使得通孔连接的放置能够(a)在直径上增大以便改进通孔电阻，并且(b)放置在电力轨道的宽度内的任何地方，因此提供一定的边缘放置错误(edge-placement error，EPE)缓解。

几个额外挑战由于在有源器件下方埋入电力轨道的集成引起。这些问题也受几个因素影响，所述因素包括将使用的轨道的大小、将实现的埋入式轨道在集成过程顺序中的位置、接近硅或SiGe鳍式结构(或在纳米片环绕式栅极(gate-all-around，GAA)过程中使用的Si/SiGe鳍式超晶格)放置埋入式电力轨道、这些轨道分接处的密度和位置(在单一标准单元内，以及在南北定向上的两个邻近单元之间)、用于埋入式轨道的金属以及轨道的金属化和轨道到金属漏极的随后连接所需的任何相关联衬里，和形成埋入式电力轨道时的集成中的热阻大小和位置。

本文中的示例实施方案主要关注描述埋入式电力轨道的申请。但这个申请不是限制性的。能够扩展本文中的实施方案，以覆盖任何背面接线，例如存在于物理设备下方的布线线或局部互连或单元到单元互连线，以及从晶片的背面直接供应电力轨道的埋入式电力分配网。

目前，不需要在物理设备的底部端上进行用于将任何接线自对准的方法。不管接线如何，这种方法包括埋入式电力轨道、存储器的埋入式字线、埋入式互连线、埋入式布线线、埋入式单元间接线线，等。

在结合例如互补式FET堆叠式纳米片体系结构的其他缩放概念实现的情况下，实行如本文中公开的多个自对准方法提供将逻辑设计的单元高度从目前的6.5T显著地缩小到5T或甚至更低，其中4T或甚至3T的单元高度可用埋入式电力轨道实现。这也最终提供能够将单元本身彼得堆叠在上方的机制。在一些实例中，公开互补式堆叠式纳米片(PMOS在NMOS上方)。这些堆叠式器件能够供本文中的延伸到多个单元堆叠的埋入式背面接线的实施方案使用，在多个单元堆叠中，放置或电线和/或其他接线能够在物理设备下、在多个物理设备之间以及在物理设备上方进行，和目前用于金属化的方法一样。

当然，为了清楚起见，已提供如本文中所描述的不同步骤的讨论次序。一般地，能够按任何的合适次序执行这些步骤。另外，尽管可以在本公开的不同地方讨论不同的特征、技术、配置等中的每一个，但是希望概念中的每一个能够彼此独立地或彼此组合地执行。相应地，可以许多不同方式来体现和检视本发明。

本公开的方面提供一种半导体器件。所述半导体器件包括电力轨道，所述电力轨道形成于隔离沟槽中并且视情况向下延伸到块状硅中。所述电力轨道被介电质盖层覆盖或具有STI氧化物的第二沉积，以将所述电力轨道与高k金属栅极(high-k metal gate，HKMG)、栅极电极和甚至源极/漏极电极隔离。此外，能够在介电质盖层中形成开口，并且用导电材料填充所述开口以选择性地连接源极/漏极电极与电力轨道。

本公开的方面提供一种制造半导体器件的方法。所述方法包括在隔离沟槽中形成电力轨道并且视情况向下延伸到块状硅中。此外，所述方法包括用介电质盖层对所述电力轨道进行顶部覆盖以将所述电力轨道与所述介电质盖层上的导电图案结构隔离。接着，所述方法包括在所述介电质盖层中选择性地形成开口，和用导电材料填充所述开口以经由所述经过填充的开口来选择性地连接导电图案结构与所述电力轨道。所述介电质盖层材料能够不同于周围的STI氧化物，以便在形成通孔结构时通过选择性沉积提供一些自对准方法，所述通孔结构将所述电力轨道连接到所述源极/漏极电极。这一封盖材料的沉积能够通过(a)常规的填充、CMP和凹陷过程，或更优的，通过(b)选择性沉积过程进行，在选择性沉积过程中，在埋入式金属轨道的上部表面上选择性地沉积封盖材料。

附图说明

在结合附图阅读时从以下详细描述最好地理解本公开的方面。请注意，根据工业中的标准粒子，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可以任意地增大或缩小。

图1到图20根据公开的一些实施方案示出在半导体制造过程期间的中间阶段的各种示意视图；

图21到图30根据公开的一些实施方案示出用于形成埋入式电力轨道的中间阶段的各种示意视图；以及

图31到图39根据公开的一些实施方案示出用于形成埋入式电力轨道的中间阶段的各种示意视图。

具体实施方式

以下公开内容提供许多不同实施方案或实例，以用于实现所提供标的的不同特征。在下文描述部件和排列的特定实例以简化本公开。当然，这些特定实例只是实例，并且不意图是限制性的。举例来说，随后的描述中的在第二特征上方或上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施方案，也可以包括可以在第一特征与第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触的实施方案。另外，本公开可以在各种实例中重复参考数字和/或字母。这种重复用于简化和清楚的目的，并且本身并不指示所讨论的各种实施方案和/或配置之间的关系。

此外，例如“在下面”、“在下方”、“下部”、“上方”、“上部”和类似者的空间相关术语可以用于本文中，以方便用于描述如诸图中图示的一个元件或特征与另外的元件或特征的关系的描述。空间相关术语意图涵盖除诸图中所描绘的定位外的器件在使用或操作时的不同定向。装置可以另外定向(选择90度或处于其他定向)，并且相应地，本文中所描述的空间相对描述词可以类似地解释。

本文中的公开内容提供将用于随机和非随机逻辑单元两者的埋入式电力轨道自对准的方法。埋入式电力轨道具有用于***到给定逻辑集成流中的多个位置：(a)用于标准鳍式场效晶体管(FINFET)过程的直接在块状硅上；(b)用于SiGe P型金属氧化物半导体(PMOS)沟道过程的直接在块状硅上方的SiGe外延薄膜上；(c)用于纳米线和/或纳米片处理的直接在Si/SiGe多层堆叠上；或(d)在已经将FINFET或Si/SiGe鳍式堆叠图案化并且用STI氧化物填充所述鳍式堆叠之后。

一般地，在布局中将虚设鳍式图案添加到均匀的图案密度，以便形成均匀的处理环境。在处理期间，例如，在特定时间去除虚设鳍式图案以产生用于空间的房间或限定空间，隔离区域将最终在所述空间中形成以将各个FinFET器件彼此分开。虚设鳍式图案去除被称为鳍切割(FIN cut)。虚设鳍式图案去除能够在鳍蚀刻过程之前发生，例如通过去除用于遮蔽鳍式蚀刻的硬式掩模层中的虚设图案，这被称为先切割(CUT-first)方法。虚设鳍式图案去除能够在鳍蚀刻过程的中间发生，这被称为中间切割(CUT-middle)方法。虚设鳍式图案去除能够在鳍形成之后发生，这被称为最后切割(CUT-last)方法。最后切割方法能够改进过程均匀性。

对于形成用于应用(a)、(b)和(c)的埋入式轨道的情况，可在Si、SiGe或堆叠式Si/SiGe FIN的任何图案化之前将轨道图案化并且蚀刻到固定距离。因此，完全轨道深度将在鳍蚀刻过程期间转移，例如以类似于用于线后端(BEOL)的双镶嵌方法的方式。这种方法能够使鳍蚀刻过程以中间切割或先切割的方式进行，并且由于先进的技术，最后切割并不如目前一样受到半导体制造商喜爱。

鳍最后切割方法能够使埋入式轨道的深度和形状失真。同样地，对于形成对于维持电阻控制很重要的深且窄的轨道的情况，这种方法可以邻近于图案化的鳍留下深沟槽，在深沟槽之间有极有限的空间，这可以导致物理电力轨道大小和/或形状的一定失真，对于电气参数可以存在同样令人担忧的问题。另外，对于FINFET应用的情况，在形成电力轨道和邻近FIN之后，块状硅可以经受许多植入步骤，并且将难以控制到作为在块状硅内蚀刻的轨道的边界的区域中的植入物性质。这些集成方案是可能的并且刚才已经描述，但是在实现上可能有一些限制。对于在鳍式蚀刻和STI填充/CMP之后对埋入式轨道进行图案化的选项(d)，这是用于并入埋入式电力轨道的优选实施方案。

在这个实施方案中，在STI氧化物顶部上图案化埋入式轨道，并且穿过STI氧化物转移所述埋入式轨道，从而恰好在STI氧化物的深度内停止，或完全穿过STI氧化物的深度并且延伸到块状硅中。电力轨道在块状硅中的最终深度将取决于埋入式轨道的所要高宽比，并且通常通过对所使用金属的选择和埋入式电力轨道的所需电阻来限定，以便满足电力分配网规格，例如IR压降、接触轨道并且向轨道供应电力的频率，和对向轨道供应电力的频率的设计规则顺应性，基于这个频率的布线上部金属层的影响，以及其对布线方面的面积缩放的影响。对于宽(与布线线相比1.5T到4T宽的轨道)电力轨道的情况下，这种沟槽的高宽比为大约2.5到5.0。可以具有额外益处的深且窄的轨道将具有至多3倍的高宽比，或7.5到15.0。这个蚀刻过程将产生极薄(<12nm)的STI氧化物，所述STI氧化物能够深达埋入式电力轨道在STI内的期望深度。在鳍之间的氧化物填充物内转移这些窄沟槽的挑战包括对于寄生现象极为重要的埋入式电力轨道之间的间隔的倒塌余度和失真。

在一些实施方案中，能够通过自对准过程形成窄的埋入式轨道。举例来说，穿过STI蚀刻大小为1.5T到4T电力轨道的初始沟槽。在达到埋入式电力轨道的期望深度后，能够在沟槽内共形地沉积蚀刻选择性薄膜，以在沟槽的两侧上形成“隔离物”。这种蚀刻选择性材料接着能够经受一般“隔离物开口”蚀刻以去除沟槽的底部处的共形沉积，从而仅留下沿着宽沟槽的侧壁的蚀刻选择性材料。接着可选择氧化物或其他介电衬里和/或填充材料以填充沟槽的剩余部分，然后对氧化物或其他介电衬里和/或填充材料进行平面化(例如通过CMP)或进行向下的干式或湿式凹陷以暴露“A/B”基质，其中A是STI氧化物或填充氧化物，而B是沟槽内的蚀刻选择性材料。接着能够使用非攻击性蚀刻过程以挖出蚀刻选择性材料“B”，这将导致形成两个相同的沟槽。所述两个沟槽将相同，这是因为所述两个沟槽最初是通过单一的共形沉积过程形成。存在放置两个邻近窄沟槽之间的氧化物塌陷的多种低攻击性蚀刻过程。一个此种过程是能够达成至多百分之一的选择性的化学氧化物去除(chemical oxide removal，COR)气相蚀刻，以及其他准原子层蚀刻(Atomic LayerEtching，ALE)和湿式和或干式蚀刻。

在形成自对准的沟槽以产生邻近埋入式轨道后，接着可对电力轨道进行金属化。

对用于埋入式电力轨道的金属化的选择影响在集成流程中的什么位置形成轨道并且对轨道进行金属化。对于恰好在执行S/D外延的尖端退火之前形成并且金属化埋入式轨道的情况，金属必须具有极好的在氧化物上的热特性。举例来说，金属应当能够在介于700C与1100C之间的尖端退火温度以及用于金属栅极中的薄膜的任何沉积温度下稳定。对于埋入式轨道是在金属栅极沉积和S/D尖端退火之前放置的实施方案，这将排除例如铜(<450C热稳定性)、钴或铝的金属的使用。在一些实施方案中，可选择钌以用于在集成中的这一点将埋入式电力轨道金属化，条件是钌与氧化物相比具有极好的热稳定性，并且也能够使用自底向上沉积过程将钌沉积到深沟槽中。

根据公开的方面，本文中的技术包括通过在凹陷钌(或任何其他金属)上方使用蚀刻选择性盖层而将电力轨道自底向上自对准到金属漏极。在一些实施方案中，使用选择性沉积过程来形成盖层以沉积金属上介电质(DoM)。对于钌的情况，盖层可以是(a)介电质并且具有足够大小以成为电力轨道与位于轨道上方的金属漏极之间的真正介电质，或(b)或对边界STI氧化物或介电衬里具有蚀刻选择性，(c)电力轨道与任何上挂栅极电极之间的介电质，并且(d)介电质盖层的高度将实际上限定HKMG和栅极电极相对于埋入式电力轨道的顶部的最终放置，并且能够控制这个沉积量以便控制电力轨道与栅极电极之间的电容。并入盖层的蚀刻选择性性质确保当打开金属漏极时，能够使用自对准的蚀刻过程，其中盖层能够在不另外打开沿着埋入式轨道的轴线的STI氧化物的情况下被打开，这是因为埋入式电力轨道与任何硅或Si/SiGe鳍式结构之间的物理分离必须也受到控制。这也使得整个金属漏极能够将盖层打开到埋入式电力轨道，并且控制分接头具有与初始埋入式轨道沟槽的大小相同的大小，所述大小也等于埋入式电力轨道本身的大小减去沟槽内的另外沉积的衬里的大小。这允许完全自由地使用金属漏极的大小，这对接脚访问有限的面积级器件有益。

关于对本文中的一些实施方案的详细描述，认为金属填充将在鳍式蚀刻之后进行，随后进行最终STI填充，然后向下抛光到鳍式结构的顶部。尽管示例实施方案关注埋入式电力轨道，使得能够扩展本文中的技术以覆盖任何背面接线，例如存在于物理设备下面的布线线或局部互连或单元到单元互连线。

下文的示例实施方案说明用于补式堆叠式纳米片器件(CFET)的过程流程。请注意，集成过程流程是类似的，以供制造FINFET、横向堆叠之纳米线和/或纳米片和SiGe沟道FINFET器件使用。

参考图1到图14描述使用通过在凹陷钌上方使用蚀刻选择性盖层而将电力轨道自底向上自对准到金属漏极的半导体过程。

图1根据一些实施例方案示出在半导体制造过程期间的半导体器件100的一部分的示意视图。在图1实例中，Si/SiGe鳍蚀刻已经完成，并且衬垫氧化物/SiN盖层留在鳍的顶部上。在这个特定情况下，鳍蚀刻已经在鳍蚀刻过程之前进行。这意味着在STI下面的硅被认为在鳍之间的区域中是“平坦”的。利用鳍最后切割方法，在这个步骤之前蚀刻虚设鳍，如此在鳍之间的硅内提供深凹陷，这使形成埋入式电力轨道更加困难。因此，对于将埋入式电力轨道合并到这个实例集成中，合并用于鳍式图案定义的鳍先切割或鳍中间切割方法是优选的。以下图式示出示例结果。

图2示出在通过沉积氧化物和CMP回到Si/SiGe鳍式结构的顶部进行浅沟槽隔离(STI)之后的半导体器件100的示意视图。

图3示出在光刻胶层中产生用于轨道沟槽的图案之后的半导体器件100的示意视图。在图3实例中，将多层光刻堆叠用于图案转移。所述多层光刻堆叠包括旋涂碳(SOC)的底部层、含硅抗反射涂层(SiARC)的中间层和顶部层光刻胶。在一实例中，首先将光刻胶中的图案转移到中间层SiARC和底部层SOC。然后，例如通过轨道沟槽蚀刻将中间层SiARC和底部层SOC中的图案向下转移到STI氧化物。

图4示出在埋入式轨道沟槽蚀刻之后的半导体器件100的示意视图。请注意，在STI氧化物的顶部上图案化埋入式轨道沟槽，并且例如通过蚀刻穿过STI氧化物转移埋入式轨道沟槽。在一实例中，图案转移在STI氧化物的深度内完全停止。在另一实例中，图案转移完全穿过STI氧化物的深度并且延伸到块状硅中来蚀刻。对于宽(与布线线相比，1.5T到4T宽的轨道)电力轨道的情况，这个沟槽的高宽比为大约2.5到5.0。深且窄的轨道能够具有至多3倍的高宽比，或7.5到15.0。这个蚀刻过程将产生极薄(<12nm)的STI氧化物，所述STI氧化物能够深达埋入式电力轨道在STI内的期望深度。在鳍之间的氧化物填充物内转移这些窄沟槽的挑战包括埋入式电力轨道之间的间隔的倒塌余度和失真。以下图式示出示例结果。

在FINFET应用中，块状硅能够是重掺杂的，并且将轨道完全保持在STI内是优选的。然而，在STI内保持深轨道使鳍的初始高度比常规制造的鳍大得多。典型地，对于FINFET，鳍尺寸围绕75A延伸，因此在这个示例实施方案中，鳍的高宽比能够扩大超过15-1并且甚至接近20-1。由于这是极其攻击性的并且倾向于导致鳍形状的失真，因此对于一些实施方案，优选的是将埋入式轨道赶到硅中。在一个实施方案中，能够通过自对准过程来形成窄的埋入式轨道，其中初始沟槽是更一般的1.5T到4T电力轨道的大小，尽管初始沟槽是穿过STI蚀刻。

在埋入式轨道沟槽向下延伸到块状硅的实施方案中，埋入式轨道获益于通过在图案转移到块状硅中之后将介电质共形沉积到沟槽中而与块状硅物理上隔离。

图5示出在沉积线性、例如原子层沉积(ALD)SiO衬里之后的半导体器件100的示意视图。

在达到埋入式电力轨道的期望深度后，能够在沟槽内共形地沉积蚀刻选择性薄膜以在沟槽的两侧上形成“隔离物”。这种蚀刻选择性材料接着能够经受一般“隔离物打开”蚀刻以去除沟槽的底部处的共形沉积，从而仅留下沿着宽沟槽的侧壁的蚀刻选择性材料。

在本文中的一个实施方案中，也能够通过自对准过程形成窄的埋入式轨道，其中初始沟槽具有更一般的1.5T到4T电力轨道的大小，尽管初始沟槽是穿过STI蚀刻。在达到埋入式电力轨道的期望深度后，能够在沟槽内共形地沉积蚀刻选择性薄膜以在沟槽的两侧上形成“隔离物”。

图6示出在沉积蚀刻选择性薄膜(例如，ALD牺牲膜)之后的半导体器件100的示意视图。

这种蚀刻选择性材料接着能够经受一般“隔离物开口”蚀刻以去除沟槽的底部处的共形沉积，从而仅留下沿着宽沟槽的侧壁的蚀刻选择性材料。接着使用氧化物或其他介电衬里和/或填充材料以填充沟槽的剩余部分，然后对氧化物或其他介电衬里和/或填充材料进行平面化(例如CMP)或进行向下的干式或湿式凹陷以暴露“A/B”基质，其中A是STI氧化物或填充氧化物，而B是沟槽内的蚀刻选择性材料。

图7示出在氧化物填充之后的半导体器件100的示意视图。

此外，接着能够使用非攻击性蚀刻过程以挖出蚀刻选择性材料“B”，这将导致形成两个相同的沟槽。

图8示出在形成两个相同沟槽之后的半导体器件100的示意视图。

在一实施方案中，所述两个沟槽能够相同，这是因为所述两个沟槽最初是通过单一的共形沉积过程形成。存在放置两个邻近窄沟槽之间的氧化物塌陷的多种低攻击性蚀刻过程。一个此种过程是能够达成至多百分之一的选择性的化学氧化物去除(COR)气相蚀刻，以及其他准原子层蚀刻(ALE)和湿式和或干式蚀刻。以下图式示出示例结果。

接下来，在一实例中，用将用于埋入式电力轨道的金属和/或衬里填充沟槽的底部。对用于埋入式电力轨道的金属化的选择是基于在集成流程中的什么位置形成轨道并且对轨道进行金属化。对于恰好在进行S/D外延的尖端退火之前形成并且金属化埋入式轨道的情况，金属必须具有极好的在氧化物上的热特性-确切地说，金属能够在介于700C与1100C之间的尖端退火温度以及用于金属栅极中的薄膜的沉积温度下稳定。对于埋入式轨道是在金属栅极沉积和S/D尖端退火之前放置的实施方案，这将排除例如铜(<450C热稳定性)、钴或铝的金属的使用。然而，可选择钌以用于在集成中的这一点处将埋入式电力轨道金属化，条件是钌与氧化物相比具有极好的热稳定性，并且也能够使用自底向上沉积过程将钌沉积到深沟槽中。然而，如果使用例如钌的金属；由于钌的电阻率及其随后电阻，这将使埋入式电力轨道变成窄轨道而不是1.5T到4T大小的轨道。由于自底向上形成到窄电力轨道的连接可能更困难，因此在一些实施方案中，到金属漏极的连接能够自对准。以下图式示出示例结果。

图9示出在用钌填充沟槽的底部之后的半导体器件100的示意视图。在一实例中，在沟槽和表面上方填充钌，并且将钌回蚀(凹陷)到沟槽的底部。

本文中的技术包括通过在凹陷钌(或任何其他金属)上方使用蚀刻选择性盖层而将电力轨道自底向上自对准到金属漏极。请注意，当通过替换方法形成电力轨道时，金属化能够在S/D尖端退火之后或在实际金属漏极金属化期间执行。对于钌的情况，盖层可以是(a)介电质并且具有足够大小以成为电力轨道与位于轨道上方的金属漏极之间的真正介电质，或(b)或对边界STI氧化物或介电衬里具有蚀刻选择性。

图10示出在凹陷的钌上方形成蚀刻选择性盖层之后的半导体器件100的示意视图。

接着用STI氧化物或其他介电质填充埋入式轨道沟槽的剩余部分，接着向下抛光到鳍式结构的顶部。

图11示出在填充STI氧化物并且进行向下抛光之后的半导体器件100的示意视图。

接下来，能够执行STI凹陷蚀刻过程以使STI下降到有效鳍的顶部或下降到用于互补式堆叠式纳米片的这个实例的SiGe。STI蚀刻能够在埋入式电力轨道上方在蚀刻选择性介电质盖层的顶部处停止。

图12示出在STI凹陷蚀刻过程之后的半导体器件100的示意视图。

请注意，能够使用其他任选实施方案将埋入式电力轨道金属化，以达到除钌外的金属选择或其他可选择性沉积的金属。使其他金属能够并入到埋入式电力轨道中的另一选项是形成完全替换金属轨道，其中在埋入式轨道沟槽限定过程期间，替代用金属填充轨道并且用蚀刻选择性介电质封盖，用介电质完全填充沟槽，然后将沟槽向下凹陷到金属化的埋入式轨道的期望高度。在到金属漏极的后续连接期间，能够各向同性地去除整个替换轨道，然后用金属进行重新填充。埋入式电力轨道非分散地在给定单元上延伸并且达到邻近的给定单元是有益的。具有这种连续的电力轨道金属可以是挑战。在这种实施方案中，从到金属漏极的有效接触点以及不需要连接的点去除整个替换轨道。当填充金属时，这种情况下的填充将执行为“地下”填充(而不是简单的自上而下或自底向上填充)，其中金属沿着在金属漏极下延伸的埋入式轨道的长度延伸，不需要到轨道的连接。

继续本文中的集成实施方案，其中轨道恰被金属化并且用蚀刻选择性介电质盖层封盖，过程流程继续到在S/D已经通过尖端退火和以后的替换金属栅极金属化形成之后。在集成流程中的这一点，实现期望金属漏极与到电力轨道的选定接触点之间的接触。

示例性实施方案使用互补式FET堆叠式纳米片作为实例，描述主要关注从金属漏极到Vss的分接头，所述分接头连接到两个堆叠式电极的大部分底部(底部为NMOS并且顶部为PMOS)。

此时，金属漏极还没有被金属化，并且在金属栅极的金属化期间用氧化物填充金属漏极。此时，金属漏极内的氧化物向下凹陷到在埋入式电力轨道上方的蚀刻选择性介电质盖层的顶部(或氧化物能够全部去除，如果STI与金属漏极填充氧化物之间存在蚀刻止挡件)。并入盖层的蚀刻选择性性质确保当打开金属漏极时，能够使用自对准的蚀刻过程，其中盖层能够在不另外打开沿着埋入式轨道的轴线的STI氧化物的情况下被打开。这也使得整个金属漏极能够将盖层打开到埋入式电力轨道，并且始终控制分接头具有与初始埋入式轨道沟槽的大小相同的大小，所述大小也等于埋入式电力轨道本身的大小减去沟槽内的另外沉积的衬里的大小。这允许完全自由地使用金属漏极的大小，这对接脚访问有限的面积级器件有益。

图13示出在将金属漏极内的氧化物向下凹陷到蚀刻选择性介电质盖层的顶部之后的半导体器件100的示意视图。

能够用氧化物(如果氧化物与STI之间存在止挡层)或用通常被称为替换触点的某一其他材料来填充金属漏极。替换触点一般具有对多个薄膜的极好选择性：(a)STI中的氧化物；(b)保护埋入式轨道的介电质盖层；(c)保护金属栅极的盖层，其通常是某一类型的氮化物；和(d)低k栅极隔离物。以下图式示出示例结果。

图14示出在用替换触点填充之后的半导体器件100的示意视图。

到电力轨道的电力分接头被成像(图案化)并且穿过替换触点向下转移。由于埋入式电力轨道会使BEOL金属线成为一系列致密的布线线，因此南北定向上的单元之间的间隔将仅为1/2临界金属间距，或出于铸造N5技术的考虑，大致为12nm。对于沿着电力轨道纵向轴线的到同一位置的由两个邻近单元形成的电力分接头，这意味着将难以对离散通孔成像，即使是利用EUV多图案化。因此自对准是有益的，以便确保这种情形不造成邻近单元之间的短接。这是自对准是因为初始的宽沟槽经过自对准图案化以形成两个相同的窄轨道的情况。因此，每一“对”轨道将与Vdd或Vss对应，这是因为南北定向上的单元共享Vss或Vdd轨道，这种自对准方法不仅提供电阻改进，而且确定两个邻近单元不短接。

图15示出在将电力分接头在例如来自光刻胶层的SiARC层和SOC层中成像之后的半导体器件100的示意视图。

在需要到电力轨道的分接的情况下，能够去除电力轨道上方的蚀刻选择性盖层以实现金属漏极触点。

图16示出在去除蚀刻选择性盖层之后的半导体器件100的示意视图。

接着能够去除金属漏极中的替换触点材料。

图17示出在去除替换触点之后的半导体器件100的示意视图。

接着可对金属漏极进行金属化，其中到所要轨道的连接被相等地填充，而不需要的连接仍被蚀刻选择性盖层堵塞，所述蚀刻选择性盖层在穿过金属漏极转移分接头期间不打开。

图18示出在底部电极的漏极金属化之后的半导体器件100的示意视图。

对于互补式堆叠式纳米片FET的情况，需要将底部电极(NMOS)与上部电极(PMOS)分开进行金属化。同样地，到Vss轨道和Vdd轨道的电力分接头针对两组电极出现。在本文中的实施方案中，可使用多个金属化和蚀刻步骤或经由选择性沉积来执行单独的金属化。

图19示出在图案化底部电极的金属化和沉积氧化物层之后的半导体器件100的示意视图。

图20示出在顶部电极的漏极金属化和沉积氧化物层之后的半导体器件100的示意视图。

请注意，在半导体器件100中，每个电力轨道包括两个使用开放式隔离物技术形成的轨道线。可修改所述过程以形成例如图21到图30所示的宽电力轨道。

图21根据一些实施方案示出在半导体制造过程期间的半导体器件200的一部分的示意视图。图21类似于图1。在图21实例中，Si/SiGe鳍蚀刻已经完成，并且衬垫氧化物/SiN盖层留在鳍的顶部上。

图22示出在通过沉积氧化物并且CMP回到Si/SiGe鳍式结构的顶部进行浅沟槽隔离(STI)之后的半导体器件200的示意视图。图22类似于图2。

图23示出在光刻胶层中产生用于轨道沟槽的图案之后的半导体器件200的示意视图。图23类似于图3。

图24示出当例如通过蚀刻来穿过STI氧化物转移图案时的半导体器件200的示意视图。

图25示出当将图案另外转移到块状硅中时的半导体器件200的示意视图。在一实例中，在图案转移到硅中之前沉积隔离物层以帮助到硅中的图案转移。

图26示出在沉积例如SiO/TaN衬里的蚀刻选择薄膜之后的半导体器件200的示意视图。

图27示出在钌底部填充之后的半导体器件200的示意视图。

图28示出在回蚀钌之后的半导体器件200的示意视图。钌在轨道沟槽中蚀刻凹陷到特定深度。此外，去除衬里中的TaN。

图29示出在凹陷的钌上方形成蚀刻选择性盖层之后的半导体器件200的示意视图。

图30示出在对STI氧化物进行填充和向下抛光之后的半导体器件200的示意视图。

此外，参考图12到图20所描述的类似过程能够用于继续关于半导体器件200的制造过程。

请注意，半导体器件100和200是具有堆叠式器件的3D器件。用于制造埋入式电力轨道的操作能够整合以实现不堆叠的规则FINFET。图31到图39根据公开的一些实施方案示出用于形成FINFET器件的埋入式电力轨道的中间阶段的各种示意视图。

图31根据一些实施方案示出在半导体制造过程期间的半导体器件300的一部分的示意视图。在图31实例中，Si鳍蚀刻已经完成，并且衬垫氧化物/SiN盖层留在鳍的顶部上。

图32示出在通过沉积氧化物并且CMP回到Si/SiGe鳍式结构的顶部进行浅沟槽隔离(STI)之后的半导体器件300的示意视图。

图33示出当例如通过蚀刻穿过STI氧化物转移图案时的半导体器件300的示意视图。

图34示出在沉积隔离物层之后的半导体300的示意视图。隔离物层能够通过以下操作帮助到硅中的图案转移：(a)确保任何打开的硅或SiGe鳍式结构在将埋入式轨道沟槽图案转移到块状硅中期间不被蚀刻；和(b)经由原子层沉积确保最后的埋入式电力轨道与硅、SiGe或硅/SiGe鳍式结构之间存在固定并且可控的距离。

图35示出当将图案另外转移到块状硅中时的半导体器件300的示意视图。

图36示出当沉积例如SiO/TaN衬里的蚀刻选择性薄膜，然后从沟槽的底部填充钌时的的半导体器件300的示意视图。

图37示出在对钌回蚀之后的半导体器件300的示意视图。钌在轨道沟槽中蚀刻凹陷到特定深度。此外，去除衬里中的TaN。

图38示出在凹陷的钌上方形成蚀刻选择性盖层之后的半导体器件300的示意视图。

图39示出在晶片制造过程之后的半导体器件300的示意视图。

如上所述，本文中的示例实施方案关注埋入式电力轨道的应用。这只是一个示例实施方案，能够扩展本文中的技术以覆盖任何背面接线，例如存在于物理设备或晶体管器件下面的布线线或局部互连或单元到单元互连线。

在先前描述中，已经描述特定细节，例如处理系统的特定几何形状和对本文中所使用的各种部件和过程的描述。然而，应了解，可以在背离这些特定细节的其他实施方案中实践本文中的技术，并且这些细节用于解释目的，而不是限制。已经参考附图描述本文中公开的实施方案。类似地，出于解释目的，已经陈述特定的数字、材料和配置，以便提供透彻理解。尽管如此，可以在不具有这些特定细节的情况下实践实施方案。具有基本上相同的功能构造的部件是由类似的参考字符表示，并且因此可以省略任何冗余的描述。

已将各种技术描述为多个离散操作以帮助理解各种实施方案。描述的次序不应解释为暗示这些操作必须取决于次序。实际上，这些操作不必按呈现的次序执行。可以用不同于所描述实施方案的次序执行所描述的操作。在额外实施方案中，可以执行各种额外操作和/或可以省略所描述操作。

如本文中所使用的“衬底”或“目标衬底”通常是指根据本发明加以处理的物件。衬底可以包括器件、特别是半导体器件或其他电子器件的任何材料部分或结构，并且可以是例如基底衬底结构，例如半导体晶片、光罩或在例如薄膜的基底衬底结构上或上覆的层。因此，衬底不限于经图案化或未图案化的任何特定的基底结构、下伏层或上覆层，而是预期包括任何此层或基底结构，和层和/或基底结构的任何组合。描述可以参考特定类型的衬底，但是这仅用于说明目的。

本领域的技术人员还将理解，能够对上文解释的技术的操作作出许多改变，同时仍实行本发明的相同目标。这些改变意图被本公开的范围覆盖。因而，本发明的实施方案的先前描述并不意图是限制性的。实际上，在权利要求中提出对本发明的实施方案的任何限制。