阅读说明：本技术 具有以间距间隔开的漏极选择栅极电极的三维存储器器件及其制造方法 (Three-dimensional memory device having drain select gate electrodes spaced apart by a pitch and method of fabricating the same ) 是由 J·凯 J·阿尔斯梅尔 S·亚达 A·赛 S·长峰 T·奥里莫托 T·张 于 2018-05-17 设计创作，主要内容包括：本发明提供了一种存储器堆叠结构阵列,所述存储器堆叠结构阵列延伸穿过衬底上方的绝缘层和导电层的交替堆叠。包括圆筒形电极部分的漏极选择层级组件阵列在所述交替堆叠上方形成为具有与所述存储器堆叠结构阵列相同的周期性。可将所述漏极选择层级组件用作自对准模板来在一对相邻的漏极选择层级组件之间形成包括介电材料的漏极选择层级隔离条带。另选地,圆筒形电极部分可形成在每个存储器堆叠结构的上部部分周围。在形成所述漏极选择层级隔离条带之后,在圆筒形电极部分上形成条带电极部分。(An array of memory stack structures extends through an alternating stack of insulating layers and conductive layers over a substrate. An array of drain select level components including cylindrical electrode portions is formed over the alternating stacks with the same periodicity as the array of memory stack structures. The drain select level components may be used as a self-aligned template to form drain select level isolation strips comprising dielectric material between a pair of adjacent drain select level components. Alternatively, a cylindrical electrode portion may be formed around an upper portion of each memory stack structure. After forming the drain select level isolation stripes, stripe electrode portions are formed over cylindrical electrode portions.)

具有以间距间隔开的漏极选择栅极电极的三维存储器器件及 其制造方法

相关申请

本申请要求2017年7月18日提交的美国临时专利申请序列号62/533,993以及2017年11月20日提交的共同未决美国非临时申请序列号15/818,061和15/818,146的优先权的权益，这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及包括具有与存储器堆叠结构相同的周期性的以间距间隔开的选择栅极电极的三维存储器器件及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了三维存储器器件，其包括：绝缘层和导电层的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底上方；存储器堆叠结构阵列，该存储器堆叠结构阵列延伸穿过该交替堆叠并且被布置成沿第一水平方向延伸且沿第二水平方向间隔开的行，其中每一个存储器堆叠结构包括存储器膜以及接触该存储器膜的内侧壁的存储器层级沟道部分；漏极选择层级组件阵列，该漏极选择层级组件阵列覆盖该交替堆叠并且具有与沿第一水平方向和第二水平方向的存储器堆叠结构阵列相同的周期性，其中每一个漏极选择层级组件包括接触相应存储器层级沟道部分的漏极选择层级沟道部分；漏极选择栅极电极，该漏极选择栅极电极横向围绕漏极选择层级组件的相应行；以及漏极选择层级隔离条带，该漏极选择层级隔离条带包括至少一个介电材料并且位于一对相邻的漏极选择栅极电极之间。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括以下步骤：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成存储器堆叠结构阵列，该存储器堆叠结构阵列延伸穿过该交替堆叠并且被布置成沿第一水平方向延伸且沿第二水平方向间隔开的行，其中每一个存储器堆叠结构包括存储器膜以及接触该存储器膜的内侧壁的存储器层级沟道部分；形成漏极选择层级组件阵列，该漏极选择层级组件阵列具有与沿第一水平方向和第二水平方向在该交替堆叠上方的存储器堆叠结构阵列相同的周期性，其中每一个漏极选择层级组件包括接触相应存储器层级沟道部分的漏极选择层级沟道部分；形成漏极选择栅极电极，该漏极选择栅极电极横向围绕漏极选择层级组件的相应行；以及形成漏极选择层级隔离条带，该漏极选择层级隔离条带包括至少一个介电材料并且位于一对相邻的漏极选择栅极电极之间。

根据本公开的又一个方面，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠；存储器堆叠结构阵列，该存储器堆叠结构阵列延伸穿过该交替堆叠并且被布置成沿第一水平方向以第一间距延伸且沿第二水平方向每对相邻行以第二间距间隔开的行，其中每一个存储器堆叠结构包括竖直半导体沟道、存储器膜以及在该存储器膜的顶表面上面的栅极电介质；漏极选择栅极电极，该漏极选择栅极电极横向围绕栅极电介质的相应行；以及漏极选择层级隔离条带，该漏极选择层级隔离条带包括位于一对相邻的漏极选择栅极电极之间的介电材料。漏极选择栅极电极中的一个漏极选择栅极电极包括条带电极部分，该条带电极部分包括大致沿第一水平方向延伸的一对纵向侧壁以及横向围绕栅极电介质中的相应一个栅极电介质的多个圆筒形电极部分。

根据本公开的另一方面，形成三维存储器器件的方法包括以下步骤：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；在交替堆叠上方形成至少一个牺牲矩阵层；形成存储器堆叠结构阵列，该存储器堆叠结构阵列延伸穿过该至少一个牺牲矩阵层和该交替堆叠，并且被布置成沿第一水平方向以第一间距延伸且沿第二水平方向每对相邻行以第二间距间隔开的行，其中每一个存储器堆叠结构包括竖直半导体沟道和存储器膜；通过以对该交替堆叠具有选择性的方式移除该至少一个牺牲矩阵层来物理地暴露存储器堆叠结构的上部部分；在竖直半导体沟道的上部部分周围形成漏极选择栅极电极；以及形成包括介电材料的漏极选择层级隔离条带，其中漏极选择层级隔离条带形成在一对相邻的漏极选择栅极电极之间。

附图说明

图1为根据本公开的第一实施方案的在形成至少一个***器件、半导体材料层以及栅极介电层之后的第一示例性结构的示意性竖直剖面图。

图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。

图3是根据本公开的第一实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。

图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。

图4B是图4A的第一示例性结构的俯视图。竖直平面A-A'是图4A的剖面的平面。

图5A至图5F是根据本公开的第一实施方案的在形成存储器堆叠结构期间存储器开口的顺序示意性竖直剖面图。

图6A是根据本公开的第一实施方案的在形成存储器堆叠结构之后的第一示例性结构的示意性竖直剖面图。

图6B是图6A的第一示例性结构的俯视图。竖直平面A-A'是图6A的剖面的平面。

图6C是沿图6B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。

图7A是根据本公开的第一实施方案的在形成绝缘间隔物层、第一介电模板层和圆筒形开口阵列之后的第一示例性结构的竖直剖面图。

图7B是图7A的第一示例性结构的俯视图。竖直平面A-A'是图7A的剖面的平面。

图8A是根据本公开的第一实施方案的在形成圆筒形电极部分之后的第一示例性结构的竖直剖面图。

图8B是图8A的第一示例性结构的俯视图。竖直平面A-A'是图8A的剖面的平面。

图9A是根据本公开的第一实施方案的在形成牺牲基座之后的第一示例性结构的竖直剖面图。

图9B是图9A的第一示例性结构的俯视图。竖直平面A-A'是图9A的剖面的平面。

图10是根据本公开的第一实施方案的在使第一介电模板层凹陷之后的第一示例性结构的竖直剖面图。

图11是根据本公开的第一实施方案的在形成第二介电模板层之后的第一示例性结构的竖直剖面图。

图12A是根据本公开的第一实施方案的在移除牺牲基座之后的第一示例性结构的竖直剖面图。

图12B是图12A的第一示例性结构的俯视图。竖直平面A-A'是图12A的剖面的平面。

图13是根据本公开的第一实施方案的在形成栅极电介质之后的第一示例性结构的竖直剖面图。

图14A是根据本公开的第一实施方案的在形成覆盖间隔物层之后的第一示例性结构的竖直剖面图。

图14B是图14A的第一示例性结构的俯视图。竖直平面A-A'是图14A的剖面的平面。

图15是根据本公开的第一实施方案的在各向异性蚀穿绝缘间隔物层并物理地暴露了存储器层级沟道部分的表面之后的第一示例性结构的竖直剖面图。

图16是根据本公开的第一实施方案的在形成漏极选择层级沟道层和漏极选择层级介电核心层之后的第一示例性结构的竖直剖面图。

图17是根据本公开的第一实施方案的在形成漏极选择层级沟道部分和漏极选择层级介电核心之后的第一示例性结构的竖直剖面图。

图18是根据本公开的第一实施方案的在形成漏极区之后的第一示例性结构的竖直剖面图。

图19是根据本公开的第一实施方案的在使第二介电模板层竖直凹陷之后的第一示例性结构的竖直剖面图。

图20是根据本公开的第一实施方案的在形成圆筒形介电间隔物之后的第一示例性结构的竖直剖面图。

图21是根据本公开的第一实施方案的在形成第三介电模板层之后的第一示例性结构的竖直剖面图。

图22A是根据本公开的第一实施方案的在将图案化光致抗蚀剂层和漏极区的组合用作蚀刻掩模来各向异性蚀刻第一介电模板层、第二介电模板层和第三介电模板层之后的第一示例性结构的竖直剖面图。

图22B是图22A的第一示例性结构的俯视图。竖直平面A-A'是图22A的剖面的平面。

图23A是根据本公开的第一实施方案的在形成条带电极部分之后的第一示例性结构的竖直剖面图。

图23B是沿图23A的第一示例性结构的平面B-B'截取的水平剖面图。竖直平面A-A'是图23A的剖面的平面。

图24A是根据本公开的第一实施方案的在形成介电填充材料层之后的第一示例性结构的竖直剖面图。

图24B是沿图24A的第一示例性结构的平面B-B'截取的水平剖面图。竖直平面A-A'是图24A的剖面的平面。

图24C是沿图24A的第一示例性结构的平面C-C'截取的水平剖面图。

图24D是沿图24A的第一示例性结构的平面D-D'截取的水平剖面图。

图24E是沿图24A的第一示例性结构的平面E-E'截取的水平剖面图。

图25A是图24A至图24E的处理步骤处的第一示例性结构的另一竖直剖面图。

图25B是图25A的第一示例性结构的俯视图。竖直平面A-A'是图25A的剖面的平面。

图26A是根据本公开的第一实施方案的在形成接触层级介电层和背侧沟槽之后的第一示例性结构的竖直剖面图。

图26B是图26A的第一示例性结构的俯视图。竖直平面A-A'是图26A的剖面的平面。

图27是根据本公开的第一实施方案的在通过相对于绝缘层移除牺牲材料层来形成背侧凹陷部之后的第一示例性结构的竖直剖面图。

图28是根据本公开的第一实施方案的在形成任选的背侧阻挡介电层和导电层之后并且在从背侧沟槽内移除多余的导电材料之后的第一示例性结构的竖直剖面图。

图29是根据本公开的第一实施方案的在每个背侧沟槽下面形成源极区之后的第一示例性结构的示意性竖直剖面图。

图30是根据本公开的第一实施方案的在每个背侧沟槽内形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直剖面图。

图31A是根据本公开的第一实施方案的在形成附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。

图31B是图31A的示例性结构的俯视图。竖直平面A-A'是图31A的示意性竖直剖面图的平面。

图32是根据本公开的第二实施方案的在形成绝缘层和牺牲材料层的交替堆叠、第一牺牲矩阵层和第二牺牲矩阵层之后的第二示例性结构的示意性竖直剖面图。

图33是根据本公开的第二实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第二示例性结构的示意性竖直剖面图。

图34A是根据本公开的第二实施方案的在形成存储器开口和支撑开口之后的第二示例性结构的示意性竖直剖面图。

图34B是图34A的第二示例性结构的俯视图。竖直平面A-A'是图34A的剖面的平面。

图35A至图35G是根据本公开的第二实施方案的在形成存储器堆叠结构期间存储器开口的顺序示意性竖直剖面图。

图36A是根据本公开的第二实施方案的在形成存储器堆叠结构之后的第二示例性结构的示意性竖直剖面图。

图36B是图36A的第二示例性结构的俯视图。竖直平面A-A'是图36A的剖面的平面。

图36C是沿图36B的竖直平面C-C'截取的第二示例性结构的竖直剖面图。

图37是根据本公开的第二实施方案的在移除第二牺牲矩阵层之后的第二示例性结构的竖直剖面图。

图38是根据本公开的第二实施方案的在移除第一牺牲矩阵层之后的第二示例性结构的竖直剖面图。

图39是根据本公开的第二实施方案的在形成栅极电介质之后的第二示例性结构的竖直剖面图。

图40是根据本公开的第二实施方案的在形成圆筒形电极部分之后的第二示例性结构的竖直剖面图。

图41A是根据本公开的第二实施方案的在形成蚀刻掩模层之后的第二示例性结构的竖直剖面图。

图41B是图41A的第二示例性结构的俯视图。竖直平面A-A'是图41A的剖面的平面。

图42是根据本公开的第二实施方案的在使蚀刻掩模层凹陷之后的第二示例性结构的竖直剖面图。

图43是根据本公开的第二实施方案的在修整圆筒形电极部分之后的第二示例性结构的竖直剖面图。

图44是根据本公开的第二实施方案的在移除蚀刻掩模层并形成介电模板层之后的第二示例性结构的竖直剖面图。

图45是根据本公开的第二实施方案的在使介电模板层凹陷之后的第二示例性结构的竖直剖面图。

图46A是根据本公开的第二实施方案的在形成蚀刻掩模环之后的第二示例性结构的竖直剖面图。

图46B是图46A的第二示例性结构的俯视图。竖直平面A-A'是图46A的剖面的平面。

图47A是根据本公开的第二实施方案的在将图案化光致抗蚀剂层和蚀刻掩模环的组合用作蚀刻掩模来各向异性蚀刻介电模板层之后的第二示例性结构的竖直剖面图。

图47B是沿图47A的第二示例性结构的平面B-B'截取的水平剖面图。竖直平面A-A'是图47A的剖面的平面。

图47C是沿图47A的第二示例性结构的平面C-C'截取的水平剖面图。

图48A是根据本公开的第二实施方案的在凹陷区域中沉积导电材料之后的第二示例性结构的竖直剖面图。

图48B是沿图48A的第二示例性结构的平面B-B'截取的水平剖面图。竖直平面A-A'是图48A的剖面的平面。

图48C是沿图48A的第二示例性结构的平面C-C'截取的水平剖面图。

图49是根据本公开的第二实施方案的在通过使导电材料凹陷来形成条带电极部分之后的第二示例性结构的竖直剖面图。

图50A是根据本公开的第二实施方案的在形成介电填充材料层之后的第二示例性结构的竖直剖面图。

图50B是沿图50A的第二示例性结构的平面B-B'截取的水平剖面图。竖直平面A-A'是图50A的剖面的平面。

图51A是图50A和图50B的处理步骤处的第二示例性结构的另一竖直剖面图。

图51B是图51A的第二示例性结构的俯视图。竖直平面A-A'是图51A的剖面的平面。

图52A是根据本公开的第二实施方案的在形成接触层级介电层和背侧沟槽之后的第二示例性结构的竖直剖面图。

图52B是图52A的第二示例性结构的俯视图。竖直平面A-A'是图52A的剖面的平面。

图53是根据本公开的第二实施方案的在通过相对于绝缘层移除牺牲材料层来形成背侧凹陷部之后的第二示例性结构的竖直剖面图。

图54是根据本公开的第二实施方案的在形成任选的背侧阻挡介电层和导电层之后并且在从背侧沟槽内移除多余的导电材料之后的第二示例性结构的竖直剖面图。

图55是根据本公开的第二实施方案的在每个背侧沟槽内形成绝缘间隔物和背侧接触结构之后的第二示例性结构的示意性竖直剖面图。

图56A是根据本公开的第二实施方案的在形成附加接触通孔结构之后的第二示例性结构的示意性竖直剖面图。

图56B是图56A的示例性结构的俯视图。竖直平面A-A'是图56A的示意性竖直剖面图的平面。

图57是根据本公开的第二实施方案的在形成栅极介电层和保形栅极电极材料层之后的第二示例性结构的另选实施方案的竖直剖面图。

图58是根据本公开的第二实施方案的在形成圆筒形电极部分之后的第二示例性结构的另选实施方案的竖直剖面图。

图59是根据本公开的第二实施方案的在形成介电模板层之后的第二示例性结构的另选实施方案的竖直剖面图。

具体实施方式

如上文所讨论的，本公开涉及一种包括具有与存储器堆叠结构相同的周期性的以间距间隔开的选择栅极电极的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。

如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。

参考图1，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底，该衬底可以是半导体衬底(9,10)。衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。

如本文所用，“半导体材料”是指具有在1.0×10^-6S/cm至1.0×10⁵S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10^-6S/cm至1.0×10⁵S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×10⁵S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×10⁵S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10^-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×10⁵S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10^-6S/cm至1.0×10⁵S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。

***电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每一个可以包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。***电路的至少一个半导体器件可以含有随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。

介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可以与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。

任选的半导体材料层10可以通过沉积单晶半导体材料(例如通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。半导体材料层10可以掺杂有第一导电类型的电掺杂剂，所述掺杂剂可以是p型或n型。

至少一个半导体器件700的区(即区域)在本文中被称为***器件区200。随后形成存储器阵列的器件区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和***器件区200之间提供。任选地，基础绝缘层12可以形成在半导体材料层10和平面化介电层770上方。基础绝缘层12可以是例如氧化硅层。基础绝缘层12的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。

参考图2，交替的多个第一材料层(其可为绝缘层32)和第二材料层(其可为牺牲材料层42)的堆叠形成在衬底的顶表面上方，其可以例如在基础绝缘层12的顶表面上。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。

牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。

牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。

虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。

任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。

参考图3，阶梯式腔体可在定位在存储器阵列区100和***器件区200之间的接触区300内形成，该***区含有用于***电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

在形成阶梯式腔体之后，交替堆叠(32,42)的***部分在形成阶梯式腔体之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。

通过图案化交替堆叠(32,42)来形成平台区域。在交替堆叠(32，42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠(32，42)内的任何覆盖牺牲材料层42横向延伸得远。平台区域包括交替堆叠(32,42)的阶梯式表面，该阶梯式表面从交替堆叠(32,42)内的最底层持续延伸至交替堆叠(32,42)内的最顶层。

通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

任选地，可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成漏极选择层级隔离结构(未明确示出)。漏极选择层级隔离结构是在漏极侧选择栅极电极层级处形成的隔离结构。可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。

参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区域300中阶梯式表面下方的部分来形成。

存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

可以穿过基础绝缘层12形成存储器开口49和支撑开口19，使得存储器开口49和支撑开口19从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。

存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。

在图4B的一个实施方案中，存储器开口49可以形成为二维周期性阵列，其包括沿第一水平方向hd1(例如，字线方向)延伸的行，并且沿可垂直于第一水平方向hd1的第二水平方向hd2(例如，位线方向)具有均匀行间间距p。在一个实施方案中，多个二维周期性阵列可以形成为使得每个二维周期性阵列均形成为沿第二水平方向hd2与相邻二维周期性阵列横向间隔开的集群。

多个二维阵列可以形成为具有多行存储器开口49的存储器开口49的群集。存储器开口49的每一行可具有沿第一水平方向hd1具有第一间距的一维周期性阵列。每个群集内的存储器开口的行可沿第二水平方向hd2以第二间距布置，该第二间距可以是行间间距p。因此，每个二维周期性阵列可以包括沿第一水平方向hd1延伸的相应行，并且沿第二水平方向hd2具有均匀行间间距p。存储器开口49的每个二维阵列内的存储器开口49的行数可在8至64的范围内，诸如在12至32的范围内，但也可采用更少和更大的数量。

图5A至图5F示出了在形成存储器堆叠结构期间存储器开口49中的结构变化，该存储器开口是图4A和图4B的第一示例性结构中的存储器开口49中的一个存储器开口。相同的结构变化同时发生在每个其他存储器开口49和支撑开口19中。

参考图5A，示出了图4A和图4B的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)、基础绝缘层12，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可以延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集、基础绝缘层12，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换定位在包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。

参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。

阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。

介电金属氧化物的非限制性示例包括氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化镧(LaO₂)、氧化钇(Y₂O₃)、氧化钽(Ta₂O₅)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。

另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面，则第一表面和第二表面“竖直重合”。

在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。

电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层含有导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。

任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。

参考图5D，采用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可以移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一个。

第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。

基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体衬底层10)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。

参考图5E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上(或者半导体材料层10上，如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可以部分或完全填充每个存储器开口49中的腔体。

第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。

在未用第二半导体沟道层602完全填充存储器开口49和支撑开口19的情况下，可将包括介电材料的介电核心层62L沉积在存储器开口49和支撑开口19的未填充体积中。介电核心层62L可包括氧化硅。

参考图5F，可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除介电核心层62L和第二半导体沟道层602的定位在绝缘帽盖层70的顶表面上方的部分。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。介电核心层62L的每个剩余部分可完全定位在存储器开口49内或完全定位在支撑开口19内，并且在本文中被称为介电核心62。

每个邻接的一对第一半导体沟道层601和第二半导体沟道层602可以共同形成存储器层级沟道部分60，当包括存储器层级沟道部分60的竖直NAND器件导通时，电流可以流过该存储器层级沟道部分。隧穿介电层56被电荷存储层54所围绕，并且横向围绕存储器层级沟道部分60的一部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

参考6A至图6C，示出了在图5F的处理步骤之后的第一示例性结构。在存储器开口49内的存储器膜50和存储器层级沟道部分60(其为竖直半导体沟道的一部分)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是存储器层级沟道部分60、隧穿介电层56、如实施为电荷存储层54的部分的多个存储器元件以及任选选的阻挡介电层52的组合。在存储器开口49内的基座沟道部分11(如果存在的话)、存储器堆叠结构55和任选的介电核心62的每种组合在本文中被称为存储器开口填充结构58。在每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、存储器层级沟道部分60和任选的介电核心62的每种组合填充相应支撑开口19，并且构成支撑柱结构20(即，未电连接到位线的虚设结构)。

可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。支撑柱结构20的实例可以在图4A和图4B的结构的每个支撑开口19内形成。每个示例性存储器堆叠结构55包括存储器层级沟道部分60，该存储器层级沟道部分可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕存储器层级沟道部分60的隧穿介电层56以及横向围绕隧穿介电层56(如实施为存储器材料层54)和任选的阻挡介电层52的电荷存储区的竖直堆叠。虽然采用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于存储器层级沟道部分60的不同层堆叠或结构的另选存储器堆叠结构。

参考图7A和图7B，可以任选地形成绝缘间隔物层165。绝缘间隔物层165可包括介电材料，诸如氧化硅、介电金属氧化物或氧氮化硅，并且可具有在5nm至100nm范围内的厚度，但也可采用更小和更大的厚度。

第一介电模板层170可形成在绝缘间隔物层165上方。第一介电模板层170可包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(即，氧化硅)。第一介电模板层170的厚度可在150nm至600nm的范围内，但也可采用更小和更大的厚度。

可穿过第一介电模板层形成圆筒形开口149的阵列。圆筒形开口149的阵列可具有与存储器开口49和支撑开口19相同的周期性。在一个实施方案中，光致抗蚀剂层(未示出)可施加在第一介电模板层170上方，并且可采用形成用于存储器开口49和支撑开口19的图案的相同光刻掩模来图案化光致抗蚀剂层。可随后穿过第一介电模板层170转移光致抗蚀剂层中的图案以形成圆筒形开口149的阵列。

在一个实施方案中，每一个圆筒形开口149均可与存储器开口填充结构58和支撑开口填充结构20中的下面一个对准。因此，穿过每个圆筒形开口149的几何中心的竖直轴线可与穿过存储器开口填充结构58和支撑开口填充结构20中的下面一个的几何中心的竖直轴线重合，或者与穿过存储器开口填充结构58和支撑开口填充结构20中的下面一个的几何中心的竖直轴线横向偏移小于在随后图案化光致抗蚀剂期间所采用的光刻对准工艺的覆盖公差的量。一般来讲，可采用用于图案化存储器开口49和支撑开口19的相同光刻掩模来形成圆筒形开口149的阵列。因此，覆盖存储器堆叠结构58阵列的每个圆筒形开口149阵列可具有与沿第一水平方向hd1和第二水平方向hd2的存储器堆叠结构58阵列相同的周期性。

圆筒形开口149的横向尺寸可与存储器开口49或支撑开口19的横向尺寸相同，可大于或可小于存储器开口49或支撑开口19的横向尺寸，这取决于光致抗蚀剂层的光刻图案化期间的暴露条件。圆筒形开口149可具有与下面的存储器开口49或下面的支撑开口19的水平剖面形状大致匹配的任何二维闭合形状。

参考图8A和图8B，导电材料保形沉积在圆筒形腔体149中，并且随后被各向异性蚀刻以形成圆筒形电极部分152。每一个圆筒形电极部分149均可具有厚度均匀的圆筒形构型，该厚度可在3nm至50nm的范围内，但也可采用更小和更大的厚度。导电材料可包括金属材料或掺杂半导体材料。例如，导电材料可包括金属氮化物(诸如TiN)或掺杂多晶硅。圆筒形电极部分152的顶表面可竖直地凹陷到包括第一介电模板层170的顶表面的水平平面下方。

参考图9A和图9B，牺牲填充材料沉积在圆筒形腔体149的剩余体积中。牺牲填充材料包括可以对绝缘间隔物层165、第一介电模板层170和圆筒形电极部分152的材料具有选择性的方式移除的材料。例如，牺牲填充材料可包括氮化硅、半导体材料(在圆筒形电极部分152包括不同的半导体材料或金属材料的情况下)、非晶或多晶碳或含硅聚合物材料。可通过平面化工艺从包括第一介电模板层170的顶表面的水平平面上方移除牺牲填充材料的多余部分。化学机械平面化和/或凹陷蚀刻可用于平面化工艺。

圆筒形开口149中的牺牲填充材料的每个剩余部分均具有基座的结构，并且在本文中被称为牺牲基座173。每个牺牲基座173可以是嵌入到圆筒形电极部分152内并具有第一均匀水平剖面形状的下部部分，以及覆盖下部部分并具有第二均匀水平剖面形状的上部部分。第二均匀水平剖面形状可以从第一均匀水平剖面形状向外横向偏移(即，比第一均匀水平剖面形状宽)圆筒形电极部分152的厚度。在形成圆筒形电极部分152之后，牺牲基座173形成在圆筒形开口149阵列的未填充体积内。第一介电模板层170和圆筒形电极部分152的组合用作用于形成牺牲基座173的矩阵。

参考图10，以对牺牲基座173的材料具有选择性的方式使第一介电模板层170竖直凹陷，使得第一介电模板层170的剩余部分的高度约为随后将在第一介电模板层170的层级处形成的竖直场效应晶体管的栅极长度(例如，漏极侧选择栅极晶体管的栅极长度)。例如，在使第一介电模板层170竖直凹陷之后，第一介电模板层170的高度可以在30nm至300nm的范围内，但也可采用更小或更大的高度。可以通过对牺牲基座173的材料具有选择性的各向同性蚀刻工艺或各向异性蚀刻工艺来执行第一介电模板层170的竖直凹陷。在示例性示例中，如果第一介电模板层170包括氧化硅，并且如果牺牲基座173包括氮化硅，则可通过采用氢氟酸的湿法蚀刻工艺使第一介电模板层170竖直凹陷。

随后，例如通过蚀刻圆筒形电极部分152的材料的各向同性蚀刻工艺，从包括第一介电模板层170的凹陷顶表面的水平平面上方任选地修整圆筒形电极部分152。各向同性蚀刻工艺可对牺牲基座173和第一介电模板层170的材料具有选择性。多个圆筒形电极部分152形成在交替堆叠(32,42)上方和第一介电模板层170内。

参考图11，可通过在牺牲基座173周围沉积介电材料来形成第二介电模板层175。可通过平面化工艺诸如化学机械平面化，从包括牺牲基座173的顶表面的水平平面上方移除介电材料的多余部分。第二介电模板层175包括与牺牲基座173的材料不同的介电材料。例如，第二介电模板层175可包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(即，氧化硅)。第二介电模板层175的介电材料可与第一介电模板层170的介电材料相同或不同。第二介电模板层175的顶表面可在与牺牲基座173的顶表面相同的水平平面内。

参考图12A和图12B，可通过蚀刻工艺以对第二介电模板层175、圆筒形电极部分152和绝缘间隔物层165具有选择性的方式移除牺牲基座173。在例示性示例中，如果牺牲基座173包括氮化硅，则可采用使用热磷酸的湿法蚀刻以对第二介电模板层175、圆筒形电极部分152和绝缘间隔物层165具有选择性的方式来移除牺牲基座173。在移除牺牲基座173之后，圆筒形腔体149存在于圆筒形电极部分152内。该多个圆筒形电极部分152的内侧壁物理地暴露于圆筒形腔体149。

参考图13，多个圆筒形栅极电介质150可形成在该多个圆筒形电极部分152的内侧壁上。可通过沉积保形栅极介电材料层(诸如氧化硅层和/或介电金属氧化物层)来形成该多个圆筒形栅极电介质150。在圆筒形电极部分152包括半导体材料的情况下，来自圆筒形电极部分152的内侧壁的圆筒形电极部分152的表面部分的转换(诸如氧化和/或氮化)可代替或补充保形栅极介电材料层的沉积。尽管本公开仅示出了其中圆筒形电极部分152的表面部分被转换成圆筒形栅极电介质150的实施方案，但本文明确设想了形成圆筒形栅极电介质150的另选方法。

参考图14A和图14B，可任选地通过保形沉积牺牲材料层并采用各向异性蚀刻工艺移除牺牲材料层的水平部分来在该多个圆筒形栅极电介质150上形成覆盖间隔物层145。牺牲材料选自在后续各向异性蚀刻工艺期间可保护圆筒形栅极电介质150的材料，该后续各向异性蚀刻工艺穿过绝缘帽盖层160形成开口以物理地暴露存储器层级沟道部分60的表面。例如，牺牲材料可包括非晶硅、多晶硅、或非晶或多晶碳。覆盖间隔物层145的顶部可延伸到第二介电模板层175的顶表面的水平平面，或者覆盖间隔物层145的顶部可凹陷到第二介电模板层175的顶表面的水平平面下方，如图14所示。

参考图15，并且执行各向异性蚀刻，以在由覆盖间隔物层145包围的每个区域内穿过绝缘间隔物层165形成开口。各向异性蚀刻可继续使介电核心62的顶表面凹陷。存储器层级沟道部分60的内侧壁物理暴露于圆筒形腔体149'，该圆筒形腔体是由第二介电模板层175、覆盖间隔物层145的剩余部分、绝缘帽盖层160的剩余部分以及存储器层级沟道部分60的物理暴露的表面围绕的空体积。如果需要，可通过对绝缘间隔物层165的选择性各向同性蚀刻来扩展穿过绝缘间隔物层165的腔体的宽度，以暴露存储器层级沟道部分60的顶表面。

参考图16，可例如通过各向同性蚀刻工艺以对圆筒形栅极电介质150具有选择性的方式移除覆盖间隔物层145的剩余部分。例如，如果覆盖间隔物层145包括非晶硅或多晶硅，则可采用使用KOH溶液的湿法蚀刻以对圆筒形栅极电介质150具有选择性的方式移除覆盖间隔物层145。可物理地暴露圆筒形栅极电介质150的内侧壁和存储器层级沟道部分60的上部区域的内侧壁。在该蚀刻步骤期间，还可部分地或完全地蚀刻在介电核心62上方延伸的存储器层级沟道部分60的顶部部分。

半导体材料层可保形沉积在每一个圆筒形腔体149'的周边处，以形成漏极选择层级沟道层160L。存储器层级沟道部分60和漏极选择层级沟道层160L可具有第一导电类型的掺杂，该第一导电类型是半导体材料层10的导电类型。存储器层级沟道部分60和漏极选择层级沟道层160L的掺杂剂浓度可在1.0×10¹⁵/cm³至1.0×10¹⁸/cm³的范围内，但也可采用更小和更大的掺杂剂浓度。另选地，漏极选择层级沟道层160L可以是未掺杂的，即，不具有任何有意掺杂并且具有不超过1.0×10¹⁵/cm³的掺杂剂浓度的本征。

漏极选择层级沟道层160L可包括多晶半导体材料(诸如多晶硅)，或可包括可在升高的温度下通过退火转换为多晶半导体材料的非晶半导体材料(诸如非晶硅)。漏极选择层级沟道层160L的厚度可以在2nm至50nm诸如4nm至25nm的范围内，但也可以采用更小和更大的厚度。可例如通过化学气相沉积来沉积漏极选择层级沟道层160L。随后，漏极选择层级介电核心层162L可沉积在圆筒形腔体149'的未填充体积中。漏极选择层级介电核心层162L包括介电材料，诸如氧化硅。

参考图17，可通过至少一个蚀刻工艺使漏极选择层级介电核心层162L和漏极选择层级沟道层160L凹陷，该至少一个蚀刻工艺可包括各向异性蚀刻工艺和/或各向同性蚀刻工艺。可使漏极选择层级介电核心层162L和漏极选择层级沟道层160L凹陷到第二介电模板层175的阶梯式表面下方的高度，在该高度处，圆筒形腔体149'的水平剖面面积改变。漏极选择层级沟道层160L的每个剩余部分构成漏极选择层级沟道部分160。漏极选择层级介电核心层162L的每个剩余部分构成由相应的漏极选择层级沟道部分160横向围绕的漏极选择层级介电核心162。在一个实施方案中，每个漏极选择层级沟道部分160可直接形成在存储器层级沟道部分60中的相应一个存储器层级沟道部分的暴露顶表面和/或侧壁上。

参考图18，将具有第二导电类型的掺杂的掺杂半导体材料沉积在漏极选择层级介电核心162和漏极选择层级沟道部分160上方的凹陷部中。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可通过平坦化工艺从包括第二介电模板层175的顶表面的水平平面上方移除掺杂半导体材料的多余部分，该平坦化工艺可采用凹陷蚀刻和/或化学机械平坦化。掺杂半导体材料的每个剩余部分构成漏极区63。

参考图19，通过凹陷蚀刻工艺使第二介电模板层175竖直凹陷，该凹陷蚀刻工艺以对漏极区63和漏极选择层级沟道部分160的半导体材料具有选择性的方式移除第二介电模板层175的材料。例如，如果第二介电模板层175包括氧化硅，则可采用使用氢氟酸的湿法蚀刻来使第二介电模板层175凹陷。第二介电模板层175的凹陷顶表面可在包括漏极区63和漏极选择层级沟道部分160之间的界面的水平平面下方。

参考图20，可保形沉积并各向异性蚀刻薄介电材料层，以形成圆筒形介电间隔物182。薄介电材料层包括介电材料，诸如氮化硅、氧化硅或介电金属氧化物。薄介电材料层的厚度可与圆筒形电极部分152的横向厚度相似和/或相同。各向异性蚀刻工艺可对漏极区63和第二介电模板层175的材料具有选择性。在一个实施方案中，圆筒形介电间隔物182的外侧壁可与漏极区63的侧壁竖直重合。

除第一介电模板层和第二介电模板层(170,175)之外，在形成绝缘间隔物层165之后形成的每个连续材料部分在本文中均被称为漏极选择层级组件155。因此，相邻漏极选择层级介电核心162、漏极选择层级沟道部分160、圆筒形栅极电介质150、圆筒形电极部分152、漏极区63和圆筒形介电间隔物182的每种组合构成漏极选择层级组件155。漏极选择层级组件155形成为具有与在交替堆叠(32,42)上方沿第一水平方向hd1和第二水平方向hd2的存储器堆叠结构55的阵列(或存储器开口填充结构58的阵列)相同的周期性的阵列。在另选的实施方案中，如果在形成漏极选择层级结构155之前用导电层46替换了牺牲材料层42，则交替堆叠包括绝缘层32和导电层46。每一个漏极选择层级组件155均包括与相应存储器层级沟道部分60接触的漏极选择层级沟道部分160。每对相邻的漏极选择层级沟道部分160和存储器层级沟道部分60构成竖直半导体沟道(60,160)。

参考图21，介电材料沉积在第二介电模板层175上方和圆筒形介电间隔物182周围。可通过平面化工艺(诸如凹陷蚀刻或化学机械平面化)来移除沉积介电材料的位于包括漏极区63的顶表面的水平平面上方的部分。沉积介电材料的剩余部分构成第三介电模板层180，该第三介电模板层横向围绕每一个圆筒形介电间隔物182并在第二介电模板层175上面。第三介电模板层180包括介电材料，诸如掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(例如，氧化硅)。第三介电模板层180的介电材料可与第二介电模板层175的介电材料相同或不同。

参考图22A和图22B，光致抗蚀剂层187可施加在第一示例性结构上方，并且可进行光刻图案化以在其中将提供相邻对的漏极选择栅极电极之间的电隔离的区域中形成线图案。在一个实施方案中，光致抗蚀剂层187的图案化部分可具有沿一对存储器开口填充结构58行的纵向方向延伸的一对纵向侧壁。光致抗蚀剂层187的每个图案化部分的第一纵向侧壁187A可以位于是相邻行对的两行存储器开口填充结构58内的第一行存储器开口填充结构58上面，并且光致抗蚀剂层187的每个图案化部分的第二纵向侧壁187B可以位于这两行存储器开口填充结构58内的第二行存储器开口填充结构58上面。如沿垂直于纵向侧壁的方向的方向所测量的，光致抗蚀剂层187的每个图案化部分的宽度可以在行间间距p的0.5倍至行间间距p的1.5倍的范围内，并且可以在行间间距p的0.7倍至行间间距p的1.3倍的范围内。

可执行以对漏极区63的材料具有选择性的方式蚀刻第一介电模板层、第二介电模板层和第三介电模板层(170,175,180)的材料的各向异性蚀刻工艺。例如，如果第一介电模板层、第二介电模板层和第三介电模板层(170,175,180)包括掺杂或未掺杂的硅酸盐玻璃(例如，氧化硅)材料，则可采用以对硅具有选择性的方式蚀刻氧化硅的各向异性蚀刻工艺。在各向异性蚀刻工艺期间，光致抗蚀剂层187和漏极区63保护第一介电模板层、第二介电模板层和第三介电模板层(170,175,180)的下面的掩模部分。因此，光致抗蚀剂层187和漏极区63的组合用作用于各向异性蚀刻第一介电模板层、第二介电模板层和第三介电模板层(170,175,180)的蚀刻掩模。绝缘间隔物层165可用作各向异性蚀刻工艺的蚀刻阻挡层。

第一介电模板层、第二介电模板层和第三介电模板层(170,175,180)的每组剩余的连续部分构成漏极选择层级隔离条带120。每个漏极选择层级隔离条带120可沿第一水平方向hd1横向延伸。每个漏极选择层级隔离条带120可包括下部介电条带部分170'、打孔的介电条带部分175'和上部介电条带部分180'。下部介电条带部分170'是第一介电模板层170的剩余部分，打孔的介电条带部分175'可以是第二介电模板层175的剩余部分，并且上部介电条带部分180'可以是第三介电模板层180的剩余部分。每个漏极选择层级隔离条带120包括至少一个介电材料，并且根据下部介电条带部分170'、打孔的介电条带部分175'和上部介电条带部分180'的组成，可包括两种或三种不同的介电材料。

第二介电模板层175的未结合到漏极选择层级隔离条带120中的每个剩余部分构成管状介电间隔物175”，其具有环绕漏极选择层级组件155中的相应一个漏极选择层级组件的管的构型。管状介电间隔物175”可具有与打孔的介电条带部分175'相同的材料组成以及与其相同的高度。

参考图23A和图23B，至少一种导电材料沉积在覆盖绝缘间隔物层165的腔体中和每个圆筒形电极部分152上。该至少一种导电材料可包括元素金属(诸如钨、铝、铜或钴)、金属间合金、导电金属氮化物材料(诸如TiN、TaN或WN)或重掺杂半导体材料。该至少一种导电材料可填充位于绝缘间隔物层165的顶表面与包括漏极区63的顶表面的水平平面之间的腔体的整个体积。

可通过凹陷蚀刻从包括漏极区63的顶表面的水平平面上方移除沉积的该至少一种导电材料的部分。此外，凹陷蚀刻可继续使沉积的该至少一种导电材料的剩余部分的顶表面凹陷到圆筒形介电间隔物182的最顶表面下方。在一个实施方案中，该至少一种导电材料的凹陷顶表面可接触管状介电间隔物175”的外侧壁。该至少一种导电材料的每个剩余部分构成条带电极部分154，该条带电极部分横向环绕并直接接触位于一对相邻的漏极选择层级隔离条带120之间的每个圆筒形电极部分152，并且仅直接接触与这对相邻的漏极选择层级隔离条带120中的任一者接触的每个圆筒形电极部分152的一侧。

每个条带电极部分154包括大致沿第一水平方向hd1延伸的一对纵向侧壁。条带电极部分154的每个纵向侧壁包括平坦侧壁段和凹面侧壁段的横向交替序列，其可以是竖直平坦侧壁段和竖直凹面侧壁段的横向交替序列。每组相邻的条带电极部分154和多个圆筒形电极部分152(其横向围绕存储器层级沟道部分160中的相应一个存储器层级沟道部分)构成漏极选择栅极电极(152,154)。每对相邻的漏极选择栅极电极(152,154)通过相应的漏极选择层级隔离条带120彼此横向间隔开。

在该多个圆筒形电极部分152的相应子集上形成每个条带电极部分154，该相应子集被布置成沿第一水平方向hd1延伸的行。每个漏极选择栅极电极(152,154)横向围绕并环绕漏极选择层级组件155的相应行，并且仅接触两行漏极选择层级组件155的一侧，这两行漏极选择层级组件是接触相应漏极选择层级隔离条带120的两个最外行的漏极选择层级组件155。

参考图24A至图24E、图25A和图25B，在条带电极部分154的顶表面上形成介电填充材料层190以填充漏极区63之间的间隙。介电填充材料层190可包括可平面化的介电材料，诸如氧化硅。可平面化介电填充材料层190，以移除多余材料以提供与漏极区63的顶表面共面的顶表面。例如，可采用化学机械平面化或凹陷蚀刻。漏极选择层级隔离条带120和介电填充材料层190的顶表面可以在与漏极区63的顶表面相同的水平平面内。

如图24B所示，下部介电条带部分170'位于打孔的介电条带部分175'下面，并接触圆筒形电极部分152的子集的侧壁。在一个实施方案中，下部介电条带部分170'可包括两个纵向侧壁，并且下部介电条带部分170'的这两个纵向侧壁中的每一个纵向侧壁均可包括平坦侧壁段170P和凹面侧壁段170C的相应交替序列。在一个实施方案中，下部介电条带部分170'的这两个纵向侧壁中的每一个纵向侧壁均可包括竖直平坦侧壁段和竖直凹面侧壁段的相应交替序列。在一个实施方案中，横向围绕漏极选择层级组件155的子集内(即，在一对相邻行的漏极选择层级组件155内)的存储器层级沟道部分160的每个圆筒形电极部分152接触下部介电条带部分170'的相应凹面侧壁段。

如图24C和图24D所示，打孔的介电条带部分175'包括沿第一水平方向hd1布置的两行穿孔176。这两行穿孔可以是穿过打孔的介电条带部分175'的圆筒形开口。每一个圆筒形开口均横向围绕漏极选择层级组件155的子集中的相应一个漏极选择层级组件，该子集被布置成沿第一水平方向hd1延伸的两行。漏极选择层级隔离条带120可直接接触延伸穿过漏极选择层级隔离条带120中的圆筒形开口的每一个存储器层级沟道部分160。

在一个实施方案中，打孔的介电条带部分175'包括大致沿第一水平方向hd1延伸的两个纵向侧壁。打孔的介电条带部分175'的这两个纵向侧壁中的每一个纵向侧壁均包括平坦侧壁段175P和凸面侧壁段175C的相应交替序列。如本文所用，“平坦侧壁段”是指完全容纳在二维欧几里得平面内的侧壁段。如本文所用，“凸面侧壁段”是指完全容纳在凸面表面内的侧壁段。如本文所用，“凹面侧壁段”是指完全容纳在凹面表面内的侧壁段。如本文所用，如果最突出的延伸方向是特定方向，则结构“大致沿该特定方向延伸”。此类结构的部分可沿不同于该特定方向的方向局部地延伸，前提条件是总体方向和最突出的延伸方向是该特定方向。

在一个实施方案中，打孔的介电条带部分175'的这两个纵向侧壁中的每一个纵向侧壁包括竖直平坦侧壁段175P和竖直凸面侧壁段175C的相应交替序列。如本文所用，“竖直平坦侧壁段”是指沿竖直方向直线延伸的平坦侧壁段。如本文所用，“竖直凸面侧壁段”是指沿竖直方向直线延伸的凸面侧壁段。如本文所用，“竖直凹面侧壁段”是指沿竖直方向直线延伸的凹面侧壁段。在一个实施方案中，打孔的介电条带部分175'的平坦侧壁段175P可与下部介电条带部分170'的平坦侧壁段170P竖直重合。

如图24E所示，上部介电条带部分180'位于打孔的介电条带部分175'上面，并且包括大致沿第一水平方向hd1延伸的一对纵向侧壁。上部介电条带部分180'的这对纵向侧壁中的每一个纵向侧壁可包括平坦侧壁段180P和凹面侧壁段180C的相应交替序列。在一个实施方案中，打孔的介电条带部分175'的平坦侧壁段可与上部介电条带部分180'的平坦侧壁段竖直重合。在一个实施方案中，上部介电条带部分180'的这两个纵向侧壁中的每一个纵向侧壁可包括竖直平坦侧壁段180P和竖直凹面侧壁段180C的相应交替序列。

如图25A和图25B所示，相应漏极选择层级组件155和相应下面存储器开口填充结构58的组合包括竖直NAND串220的一部分。相应漏极选择层级组件155和相应下面支撑柱结构20的组合包括支撑结构258。

在图26A至图31B所示并且下文所述的一个实施方案中，在形成漏极选择层级组件155和竖直NAND串220的部分之后，用导电层46(例如，字线/控制栅极电极和源极侧选择栅极电极)替换牺牲材料层42。在另选的实施方案中，可在形成漏极选择层级结构155和竖直NAND串220的部分之前执行下文所述的用导电层46替换牺牲材料层42的步骤。

参考图26A和图26B，可在介电填充材料层190上方形成接触层级介电层192。接触层级介电层192包括介电材料诸如氧化硅，并且可具有在50nm至800nm的范围内的厚度，但也可采用更小和更大的厚度。光致抗蚀剂层(未示出)可以施加在接触层级介电层192上方，并且进行光刻图案化以在存储器堆叠结构55的阵列之间的区域中形成开口。可以采用各向异性蚀刻穿过接触层级介电层192、介电填充材料层190、绝缘间隔物层165、交替堆叠(32,42)和/或后向阶梯式介电材料部分65转移光致抗蚀剂层中的图案，以形成背侧沟槽79。背侧沟槽79至少竖直延伸到衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区域100和接触区域300。在一个实施方案中，背侧沟槽79可以用作源极接触开口，其中随后可以形成源极接触通孔结构。在一个实施方案中，背侧沟槽79可沿第一水平方向hd1横向延伸，即，沿漏极选择层级组件155行的字线方向横向延伸。可以例如通过灰化来移除光致抗蚀剂层。

参考图27，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地去除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、介电填充材料层190、绝缘间隔物层165和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。在另一个实施方案中，牺牲材料层42可包括半导体材料诸如多晶硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅、氮化硅和介电金属氧化物。在这种情况下，可修改背侧沟槽79的深度，使得背侧沟槽79的最底部表面位于基础绝缘层12内，即，用于避免半导体材料层10的顶表面的物理暴露。

选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，磷酸以对氧化硅、硅和本领域中采用的各种其他材料具有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。

多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

参考图28，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。

背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至10nm的范围内，但是也可以采用更小和更大的厚度。背侧阻挡介电层形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面的电介质部分616的顶部表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层的部分内。

通过保形沉积，可以将至少一种导电材料沉积在背侧凹陷部43中、在背侧沟槽79的***部分中以及在接触层级介电层192上方。沉积在背侧凹陷部43中的至少一种导电材料的每个连续部分构成导电层46。沉积在背侧凹陷部43之外的导电材料共同构成连续金属材料层(未示出)，该连续金属材料层是沉积在接触层级介电层192上方和背侧沟槽79的***部分处的连续导电材料层。

在说明性示例中，金属阻挡层(未明确示出)可以沉积在背侧凹陷部中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料沉积在该多个背侧凹陷部43中、在该至少一个背侧接触沟槽79的侧壁上以及在接触层级介电层192的顶表面上方，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如WF₆进行沉积。在一个实施方案中，金属填充材料层可以是包括残余层级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器堆叠结构55间隔开，金属填充材料层是阻挡氟原子扩散穿过其中的金属阻挡层。

多个导电层46可以形成在多个背侧凹陷部43中。连续金属材料层可以形成在每个背侧接触沟槽79的侧壁上和在接触层级介电层192上方。每个导电层46包括定位在一对竖直相邻的介电材料层之间的金属阻挡层的一部分和金属填充材料层的一部分，这对介电材料层可以是一对绝缘层32、最底部绝缘层和基础绝缘层12、或最顶部绝缘层和绝缘帽盖层70。连续金属材料层包括位于背侧沟槽79中或接触层级介电层192上方的金属阻挡层的连续部分和金属填充材料层的连续部分。

每个牺牲材料层42可被导电层46替换。背侧腔体存在于每个背侧接触沟槽79的未填充有背侧阻挡介电层和连续金属材料层的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。

例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧接触沟槽79的侧壁并且从接触层级介电层192上方回蚀连续导电材料层的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

每个漏极选择栅极电极(152,154)用作竖直NAND串的漏极侧选择栅极电极(SGD)。最底部导电层中的一个或若干个用作竖直NAND串的源极侧选择栅极电极(SGS)。定位在漏极侧和源极侧选择栅极电极之间的每个导电层46可用作定位在相同的层级处的多个控制栅极电极和与定位在相同的层级处的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个垂直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层的移除可对背侧阻挡介电层44的材料具有选择性。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧接触沟槽79的底部处。基础绝缘层12可以通过背侧阻挡介电层44的水平部分与背侧接触沟槽79竖直间隔开。

在另一个实施方案中，连续导电材料层的移除可不对背侧阻挡介电层44的材料具有选择性，或者可以不采用背侧阻挡介电层44。在这种情况下，基础绝缘层12的顶表面和/或侧壁表面可以物理暴露在背侧接触沟槽79的底部处，这取决于在移除连续导电材料层期间是未移除还是部分移除基础绝缘层12。

参考图29，可以通过保形沉积工艺将绝缘材料层形成在该至少一个背侧接触沟槽79中和接触层级介电层192上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。

如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。

执行各向异性蚀刻以从接触层级介电层192上方和每个背侧接触沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。

各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以移除任选的背侧阻挡介电层44和平面的介电部分616的位于穿过绝缘间隔物74的开口下方的部分。半导体材料层10的顶部表面可以在每个背侧接触沟槽79的底部处物理地暴露。

通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。每个源极区61可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。

半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道(60,160)。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部部分中。

参考图30，接触通孔结构76可以形成在每个腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧接触沟槽79的剩余未填充体积(即，背侧腔体79')中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

可以将覆盖交替堆叠(32,46)的接触层级介电层192用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触层级介电层192可以用作CMP停止层。背侧接触沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。

参考图31A和图31B，可穿过接触层级介电层192、介电填充材料层190，并且任选地穿过后向阶梯式介电材料部分65，形成附加接触通孔结构(88,86,8P)。例如，可以穿过在每个漏极区63上的接触层级介电材料层192形成漏极接触通孔结构88。可以穿过接触层级介电层192、介电填充材料层190、绝缘间隔物层165并且穿过后向阶梯式介电材料部分65在导电层46上形成字线接触通孔结构86。可以穿过接触层级介电层192、介电填充材料层190、绝缘间隔物层165并且穿过后向阶梯式介电材料部分65直接在***器件的相应节点上形成***器件接触通孔结构8P。随后可根据需要形成附加金属互连结构(未示出)。例如，可形成在第二水平方向hd2上延伸的位线90(图31B中示意性地示出)，以提供与漏极接触通孔结构88的电接触。

共同参考与第一实施方案有关的所有附图，第一示例性结构可以包括三维存储器器件。三维存储器器件可以包括：位于衬底(9,10)上方的绝缘层32和导电层46的交替堆叠；存储器堆叠结构55的阵列，该存储器堆叠结构阵列延伸穿过交替堆叠(32,46)并且被布置成沿第一水平方向hd1延伸且沿第二水平方向hd2间隔开的行，其中每一个存储器堆叠结构55包括存储器膜50以及接触存储器膜50的内侧壁的存储器层级沟道部分60；漏极选择层级组件155的阵列，该漏极选择层级组件阵列覆盖交替堆叠并且具有与沿第一水平方向hd1和第二水平方向hd2的存储器堆叠结构55的阵列相同的周期性，其中每一个漏极选择层级组件155包括接触相应存储器层级沟道部分60的漏极选择层级沟道部分160；漏极选择栅极电极(152,154)，该漏极选择栅极电极横向围绕漏极选择层级组件155的相应行；以及漏极选择层级隔离条带120，该漏极选择层级隔离条带包括至少一个介电材料并且位于一对相邻的漏极选择栅极电极(152,154)之间。

每一个漏极选择栅极电极(152,154)可包括：条带电极部分154，该条带电极部分包括大致沿第一水平方向hd1延伸的一对纵向侧壁；以及多个圆筒形电极部分152，该多个圆筒形电极部分横向围绕漏极选择层级沟道部分160中的相应一个漏极选择层级沟道部分。圆筒形栅极电介质150的阵列可位于圆筒形电极部分152中的相应一个圆筒形电极部分和漏极选择层级沟道部分160中的相应一个漏极选择层级沟道部分之间。

在一个实施方案中，漏极选择栅极电极(152,154)可形成在绝缘间隔物层165的顶表面上，漏极选择层级沟道部分160延伸穿过该绝缘间隔物层。在一个实施方案中，绝缘间隔物层165可接触每一个存储器膜50的最顶表面。每一个漏极选择层级沟道部分160可竖直延伸穿过绝缘间隔物层165中的相应开口。在一个实施方案中，绝缘间隔物层165接触漏极选择栅极电极(152,154)中的每一个漏极选择栅极电极的底表面。漏极区63的阵列可接触漏极选择层级沟道部分160中的相应一个漏极选择层级沟道部分的上部端部。

参考图32，示出了根据本公开的第二实施方案的第二示例性结构，可通过形成包括至少一个牺牲矩阵层(142,169)以替代绝缘帽盖层70的层堆叠从图2所示的第一示例性结构导出第二示例性结构。在一个实施方案中，该至少一个牺牲矩阵层(142,169)可包括第一牺牲矩阵层142以及形成在第一牺牲矩阵层142上方的第二牺牲矩阵层169。第一牺牲矩阵层和第二牺牲矩阵层(142,169)中的每一个包括可以对下面层的材料具有选择性的方式移除的材料。在例示性示例中，第一牺牲矩阵层142可包括与牺牲材料层42相同的材料，并且第二牺牲矩阵层169可包括与绝缘层32相同的材料。在一个实施方案中，第一牺牲矩阵层142可包括氮化硅，并且第二牺牲矩阵层169可包括氧化硅。在一个实施方案中，第一牺牲矩阵层142的厚度可在从牺牲材料层42的平均厚度的两倍到牺牲材料层42的平均厚度的六倍的范围内，并且第二牺牲矩阵层169的厚度可在从绝缘层32的平均厚度到绝缘层32的平均厚度的三倍的范围内。

参考图33，可执行图3的处理步骤，以形成平台区域和阶梯式腔体，并且形成后向阶梯式介电材料部分65。可以以与第一实施方案的绝缘帽盖层70相同的方式对第二牺牲矩阵层169进行图案化，并且可以以与第一实施方案的牺牲材料层42中的最顶部牺牲材料层相同的方式对第一牺牲矩阵层142进行图案化。

参考图34A和图34B，可执行图4A和图4B的处理步骤，以形成存储器开口49和支撑开口19。存储器开口49可具有与第一实施方案中的图案相同的图案，因此可形成沿第二水平方向hd2具有均匀行间间距p的二维阵列。图34B中的区域R与其中提供存储器开口49的二维阵列的区域对应。存储器开口49的二维阵列可以是存储器开口49的二维周期性阵列。

图35A至图35G示出了在形成存储器堆叠结构期间存储器开口49中的结构变化，该存储器开口是图34A和图34B的第二示例性结构中的存储器开口49中的一个存储器开口。相同的结构变化同时发生在每个其他存储器开口49和支撑开口19中。

参考图35A，示出了图34A和图34B的第二示例性器件结构中的存储器开口49。存储器开口49延伸穿过第二牺牲矩阵层169、第一牺牲矩阵层142、交替堆叠(32,42)、基础绝缘层12，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可以延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集、基础绝缘层12，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图35B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。第二实施方案的基座沟道部分11可以在结构上和组成上与第一实施方案的基座沟道部分11相同，并且可以采用相同的选择性沉积工艺来形成。

参考图35C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601中的每一个可具有与第一实施方案中的组成和厚度相同的组成和/或厚度，并且可以与第一实施方案中的方式相同的方式来形成。

参考图35D，采用至少一种各向异性蚀刻工艺以与第一实施方案中的方式相同的方式按顺序各向异性蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。存储器开口49中一组连续的阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，该存储器膜包括通过阻挡介电层52和隧穿介电层56与周围的材料隔离的多个电荷存储区(如实施为电荷存储层54)。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。腔体49'可存在于每个存储器开口49内部和每个支撑开口19内部。

参考图35E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上(或者半导体衬底层10上，如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602可具有与第一实施方案的第二半导体沟道层602相同的组成和/或结构。在未用第二半导体沟道层602完全填充存储器开口49和支撑开口19的情况下，可将包括介电材料的介电核心层62L沉积在存储器开口49和支撑开口19的未填充体积中。介电核心层62L可包括氧化硅。

参考图35F，介电核心层62L可竖直凹陷，以从第二半导体沟道层602的顶表面上方移除介电核心层62L的水平部分。随后，可以对第二半导体沟道层602具有选择性的方式进一步使介电核心层62L凹陷，使得介电核心层62L的剩余部分的凹陷顶表面位于包括第二牺牲矩阵层169的顶表面的水平平面下方。介电核心层62L的每个剩余部分构成介电核心62，其可为完全定位在存储器开口49和支撑开口19中的相应一者内的介电柱结构。

参考图35G，可在覆盖介电核心62的腔体内沉积具有第二导电类型(与第一导电类型相反)的掺杂的掺杂半导体材料。可通过平面化工艺移除沉积的掺杂半导体材料和第二半导体沟道层602的位于包括第二牺牲矩阵层160的顶表面的水平平面上方的部分。该平面化工艺可采用凹陷蚀刻或化学机械平面化。覆盖相应介电核心62的掺杂半导体材料的每个剩余部分构成漏极区63。

第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

参考图36A至图36C，示出了在图35G的处理步骤之后的第二示例性结构。存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道的一部分)的每种组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、实施为电荷存储层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。位于存储器开口49内的基座沟道部分11、存储器堆叠结构55、任选的介电核心62和漏极区63的每种组合在本文中被称为存储器开口填充结构58。在每个支撑开口19内的基座沟道部分11、存储器膜50、竖直半导体沟道60、任选的介电核心62和漏极区63的每种组合填充相应支撑开口19，并且构成支撑柱结构20(即，未电连接到位线的虚设结构)。支撑柱结构20内的每个漏极区63均为电惰性虚设结构，并且不直接被上述任何导电结构接触。

可以在图34A和图34B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图34A和图34B的结构的每个支撑开口19内形成支撑柱结构20的实例。每个示例性存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56以及横向围绕隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。

存储器堆叠结构55的阵列延伸穿过该至少一个牺牲矩阵层(142,169)和交替堆叠(32,42)，并且被布置成沿第一水平方向hd1以第一间距延伸且沿第二水平方向hd2每对相邻行以第二间距间隔开的行。随后可以对存储器开口填充结构58和支撑开口填充结构20具有选择性的方式移除该至少一个牺牲矩阵层(169,142)。

参考图37，可以对存储器开口填充结构58和支撑开口填充结构20的半导体材料具有选择性的方式移除第二牺牲矩阵层169。在一个实施方案中，第二牺牲矩阵层169的移除可对第一牺牲矩阵层142具有选择性。在一个实施方案中，第二牺牲矩阵层169可包括氧化硅，并且第一牺牲矩阵层142可包括氮化硅。在这种情况下，可以通过使用氢氟酸的湿法蚀刻工艺以对第一牺牲矩阵层142具有选择性的方式移除第二牺牲矩阵层169。可并行蚀刻阻挡介电层52的物理暴露部分。例如，如果阻挡介电层52和第二牺牲矩阵层160包括氧化硅，则可在移除第二牺牲矩阵层160期间，并行蚀刻阻挡介电层52的物理暴露的上部端部。

参考图38，可以对存储器开口填充结构58和支撑开口填充结构20的半导体材料具有选择性并且对绝缘层32的绝缘材料具有选择性的方式移除第一牺牲矩阵层142。例如，如果第一牺牲矩阵层142包括氮化硅，则可以使用采用热磷酸的湿法蚀刻来移除第一牺牲矩阵层142。可并行蚀刻存储器膜50的物理暴露部分。例如，如果电荷存储层54包括氮化硅，则可在移除第一牺牲矩阵层142期间并行蚀刻电荷存储层54的上部端部部分。一般来讲，移除第二牺牲矩阵层和第一牺牲矩阵层(169,142)的蚀刻工艺可物理地暴露存储器堆叠结构55的上部部分，并且可部分地并行蚀刻存储器膜50的上部端部部分。

参考图39，栅极电介质250可形成在竖直半导体沟道60的突出在包括交替堆叠(32,42)的最顶表面的水平表面上方的部分的外侧壁上。在一个实施方案中，可通过从外部到内部顺序地蚀刻存储器膜50的各种材料的一组蚀刻工艺完全移除存储器膜50的位于包括交替堆叠(32,42)的最顶表面的水平表面上方的剩余部分。例如，可以采用一系列的湿法蚀刻工艺，以从包括交替堆叠(32,42)的最顶表面的水平表面上方完全移除存储器膜50。随后，可沉积并各向异性蚀刻保形栅极介电层以形成栅极电介质250，每一个栅极电介质均可具有圆筒形形状。另选地或除此之外，可以通过可包括热氧化、等离子体氧化、热氮化和/或等离子体氮化的转换工艺将竖直半导体沟道60的物理暴露表面部分转换为栅极介电材料。在介电材料部分(未示出)形成在漏极区63的顶表面上的情况下，可在后续处理步骤中移除此类介电材料部分。

另选地，每个存储器膜50内的部件层中的至少一个部件层可不完全移除，并且可结合到栅极电介质250中。例如，在从每个存储器膜50移除电荷存储层54的物理暴露部分之后，可保留隧穿介电层56，并且该隧穿介电层可成为栅极电介质250或可结合为栅极电介质250的部件。在另一个示例中，在移除第一牺牲矩阵层142之后，可保留电荷存储层54的部分，并且可通过热氧化工艺或等离子体氧化工艺将该电荷存储层的部分转换为氮氧化硅层或氧化硅层，其结合到栅极电介质250中。另外，栅极介电材料层(诸如介电金属氧化物层)可沉积在存储器膜50的结合到栅极电介质250中的任何剩余部分上。一般来讲，可通过沉积介电材料和/或结合存储器膜50的保留在包括交替堆叠(32,42)的最顶表面的水平表面上方的任何剩余部分或任何转换部分(例如，通过氧化或氮化)来形成栅极电介质250。

参考图40，可通过保形沉积工艺将保形导电材料层保形地沉积在栅极电介质250的外侧壁上，最顶部绝缘层32的顶表面上，竖直半导体沟道60的顶表面上，以及漏极区63上。保形导电材料层可包括重掺杂(导电)半导体材料层、元素金属(诸如钨)、金属间合金或导电金属氮化物(诸如TiN、TaN或WN)。保形导电材料层的厚度可以在3nm至50nm诸如15nm至30nm的范围内，但也可采用更小和更大的厚度。

执行各向异性蚀刻以从漏极区63上方并且从最顶部绝缘层32上方移除栅极电极材料层的水平部分。保形导电材料层的每个剩余圆筒形部分构成圆筒形电极部分252。每个圆筒形电极部分252具有管状构型，接触并横向围绕栅极电介质250，并且横向环绕竖直半导体沟道60的上部部分。

参考图41A和图41B，可通过用蚀刻掩模材料填充圆筒形电极部分252之间的间隙来形成蚀刻掩模层253。蚀刻掩模材料包括与漏极区63、竖直半导体沟道60、栅极电介质250和圆筒形电极部分252的材料不同的材料。例如，蚀刻掩膜层253可包括氮化硅、光致抗蚀剂、非晶碳或多晶碳。可通过平面化工艺(诸如化学机械平面化或凹陷蚀刻)移除蚀刻掩模层253的突出在包括漏极区63的顶表面的水平平面上方的材料部分。

参考图42，蚀刻掩模层253可竖直凹陷，使得蚀刻掩膜层253的凹陷顶表面处于用于圆筒形电极部分252的上部端部的目标高度处。换句话讲，蚀刻掩模层253的剩余部分的厚度可与圆筒形电极部分252的目标高度相同。

参考图43，可通过蚀刻圆筒形电极部分252的材料的各向异性蚀刻对圆筒形电极部分252的上部部分(其为保形导电材料层的剩余部分)进行修整。蚀刻掩模层253保护圆筒形电极部分252的由蚀刻掩模层253围绕的区域。在圆筒形电极部分252包括掺杂半导体材料的情况下，可在圆筒形电极部分252的修整期间使竖直半导体沟道60的顶表面和漏极区63并行凹陷。

随后可例如通过选择性蚀刻(例如，用于氮化硅蚀刻掩模层253的热磷酸)或通过用于光致抗蚀剂或碳蚀刻掩模层253的灰化，以对圆筒形电极部分252、漏极区63和竖直半导体沟道60具有选择性的方式移除蚀刻掩模层253。在竖直半导体沟道60中的相应一个竖直半导体沟道周围设置多个圆筒形电极部分252。该多个圆筒形电极部分252可包括具有与存储器堆叠结构55相同的周期性的二维阵列。该多个圆筒形电极部分252中的每一个圆筒形电极部分均横向围绕并环绕相应的栅极电介质250。

参考图44，可在圆筒形电极部分252之间形成介电模板层270L。介电模板层270L包括可平面化的介电材料，诸如掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃(例如，氧化硅)，并且可通过保形沉积工艺来沉积。任选地，可执行采用退火的回流工艺，以移除在初始沉积工艺期间形成的空隙。介电模板层270L可直接沉积在该多个圆筒形电极部分252的外侧壁上和栅极电介质250的外侧壁上。可用平面化工艺诸如化学机械平面化对介电模板层270进行平面化。在平面化时，介电模板层270的顶表面可在包括漏极区63的顶表面的水平平面内。

参考图45，介电模板层270L和栅极电介质250可竖直凹陷到包括漏极区63的顶表面的水平平面下方。例如，采用氢氟酸的湿法蚀刻可用于使介电模板层270L竖直凹陷。介电模板层270L的凹陷顶表面可在包括圆筒形电极部分252的顶表面的水平平面上方。在一个实施方案中，介电模板层270L的凹陷顶表面可位于包括漏极区63的顶表面的水平平面和包括漏极区63的底表面的水平平面之间。在例示性示例中，介电模板层270L的凹陷顶表面与包括漏极区63的顶表面的水平平面之间的竖直距离可在10nm至100nm诸如25nm至40nm的范围内，但也可采用更小和更大的竖直距离。

参考图46A和图46B，保形沉积并各向异性蚀刻蚀刻掩模材料，以形成与漏极区63自对准的蚀刻掩模环274(例如，圆筒形侧壁间隔物)。蚀刻掩模材料是对随后将用于图案化介电模板层270L的各向异性蚀刻工艺的化学物质耐受的材料。蚀刻掩模材料可以是导电材料，诸如金属材料，例如金属或导电金属氮化物；具有第二导电类型(即，与漏极区63相同的导电类型)的掺杂的半导体材料(例如，多晶硅或非晶硅)或未掺杂的半导体材料；或介电材料诸如介电金属氧化物(例如，非晶氧化铝)。可通过化学气相沉积或原子层沉积来执行蚀刻掩模材料的保形沉积。沉积的蚀刻掩模材料的厚度可与圆筒形电极部分252的厚度大致相同，诸如3nm至50nm。各向异性蚀刻工艺移除沉积的蚀刻掩模材料的水平部分以形成蚀刻掩模环274。蚀刻掩模环274的阵列横向围绕漏极区63中的相应一个漏极区。在蚀刻掩模材料包括重掺杂半导体材料的情况下，蚀刻掩模环274可用作附加漏极区，随后可在该附加漏极区上形成漏极接触通孔结构以提供附加电流路径，从而减小包括竖直半导体沟道60的竖直场效应晶体管的导通电阻。蚀刻掩模环274可形成为彼此不接触的分立结构。

参考图47A至图47C，光致抗蚀剂层277可施加在第二示例性结构上方，并且可进行光刻图案化以在其中将提供相邻对的漏极选择栅极电极之间的电隔离的区域中形成线图案。在一个实施方案中，光致抗蚀剂层277的图案化部分可具有沿一对存储器开口填充结构58行的纵向方向延伸的一对纵向侧壁。光致抗蚀剂层277的每个图案化部分的第一纵向侧壁277A可以位于是相邻行对的两行存储器开口填充结构58内的第一行存储器开口填充结构58上面，并且光致抗蚀剂层277的每个图案化部分的第二纵向侧壁277B可以位于这两行存储器开口填充结构58内的第二行存储器开口填充结构58上面。如沿垂直于纵向侧壁的方向的方向所测量的，光致抗蚀剂层277的每个图案化部分的宽度可以在行间间距p的0.5倍至行间间距p的1.5倍的范围内，并且可以在行间间距p的0.7倍至行间间距p的1.3倍的范围内。

可执行各向异性蚀刻工艺，该各向异性蚀刻工艺以对漏极区63、竖直半导体沟道60和蚀刻掩模环274的材料具有选择性的方式蚀刻介电模板层270L。例如，如果介电模板层270L包括掺杂或未掺杂的硅酸盐玻璃(例如，氧化硅)材料，并且如果漏极区63、竖直半导体沟道60和蚀刻掩模环274包括半导体材料(诸如多晶硅)，则可采用以对半导体材料具有选择性的方式蚀刻氧化硅的各向异性蚀刻工艺。光致抗蚀剂层277、漏极区63、竖直半导体沟道60和蚀刻掩模环274在各向异性蚀刻工艺期间保护介电模板层270L的下面的掩模部分。因此，在各向异性蚀刻期间，将图案化光致抗蚀剂层277和蚀刻掩模环274的组合用作蚀刻掩模。具体地讲，光致抗蚀剂层277、漏极区63、竖直半导体沟道60和蚀刻掩模环274的组合用作用于各向异性蚀刻介电模板层270L的蚀刻掩模。各向异性蚀刻工艺可停止在最顶部绝缘层32上或内。

将介电模板层270L的在光致抗蚀剂层277的图案化部分或接触光致抗蚀剂层277的图案化部分的蚀刻掩模环274下面的每个部分图案化成漏极选择层级隔离条带270。将介电模板层270L的在不接触光致抗蚀剂层277的任何图案化部分的蚀刻掩模环274下面的每个部分图案化成管状介电间隔物270'。漏极选择层级隔离条带270包括介电模板层270L的剩余部分。

如图47C所示，每个漏极选择层级隔离条带270包括覆盖圆筒形电极部分252的上部部分和接触圆筒形电极部分252的相应子集的侧壁的下部部分。每个漏极选择层级隔离条带270的上部部分包括沿第一水平方向hd1布置的两行穿孔。这两行穿孔276可以是圆筒形开口。每一个圆筒形开口均横向围绕竖直半导体沟道60的子集中的相应一个竖直半导体沟道，该子集被布置成沿第一水平方向hd1延伸的两行。每个漏极选择层级隔离条带270的上部部分可直接接触两行栅极电介质250。

在一个实施方案中，每个漏极选择层级隔离条带270的上部部分包括大致沿第一水平方向hd1延伸的两个纵向侧壁。每个漏极选择层级隔离条带270的上部部分的这两个纵向侧壁中的每一个纵向侧壁均包括平坦侧壁段270P和凸面侧壁段270C的相应交替序列。在一个实施方案中，每个漏极选择层级隔离条带270的上部部分的这两个纵向侧壁中的每一个纵向侧壁均包括竖直平坦侧壁段270P和竖直凸面侧壁段270C的相应交替序列。

如图47B所示，每个漏极选择层级隔离条带270的下部部分接触圆筒形电极部分252的子集的侧壁。在一个实施方案中，每个漏极选择层级隔离条带270的下部部分可包括两个纵向侧壁，并且每个漏极选择层级隔离条带270的下部部分的这两个纵向侧壁中的每一个纵向侧壁均可包括平坦侧壁段270X和凹面侧壁段270Y的相应交替序列。在一个实施方案中，每个漏极选择层级隔离条带270的上部部分的平坦侧壁段270P可与相同漏极选择层级隔离条带270的下部部分的平坦侧壁段270X竖直重合。在一个实施方案中，每个漏极选择层级隔离条带270的下部部分的这两个纵向侧壁中的每一个纵向侧壁均可包括竖直平坦侧壁段270X和竖直凹面侧壁段270Y的相应交替序列。

在一个实施方案中，横向围绕一对相邻行的竖直半导体沟道60内的竖直半导体沟道60的每个圆筒形电极部分252接触每个漏极选择层级隔离条带270的下部部分的相应凹面侧壁段。

在一个实施方案中，光致抗蚀剂层277的附加图案化部分可覆盖其中不需要形成漏极选择栅极电极的所有区域。例如，在光刻图案化光致抗蚀剂层277之后，可由光致抗蚀剂层277的连续剩余部分覆盖***器件区域200和接触区域300的在牺牲材料层42的阶梯式表面上面的部分。在这种情况下，介电模板层270L的由光致抗蚀剂层277的连续图案化部分覆盖的部分不受形成漏极选择层级隔离条带270的各向异性蚀刻工艺的影响。可在形成漏极选择层级隔离条带270之后例如通过灰化移除光致抗蚀剂层277。

参考图48A至图48C，至少一种导电材料沉积在相邻对的漏极选择层级隔离条带270之间的凹陷区域中。该至少一种导电材料可包括元素金属(诸如钨、铝、铜或钴)、金属间合金、导电金属氮化物材料(诸如TiN、TaN或WN)或重掺杂半导体材料。该至少一种导电材料可填充位于最顶部绝缘层32的顶表面与包括漏极区63的顶表面的水平平面之间的凹陷区域的整个体积。可通过凹陷蚀刻从包括漏极区63的顶表面的水平平面上方移除沉积的该至少一种导电材料的部分。

参考图49，凹陷蚀刻可继续使沉积的该至少一种导电材料的剩余部分的顶表面凹陷到管状介电间隔物270'和漏极选择层级隔离条带270的最顶表面下方。在一个实施方案中，该至少一种导电材料的凹陷顶表面可接触管状介电间隔物270'的外侧壁或圆筒形电极部分252的外侧壁。该至少一种导电材料的每个剩余部分构成条带电极部分254，该条带电极部分横向环绕并直接接触位于一对相邻的漏极选择层级隔离条带270之间的每个圆筒形电极部分252，并且仅直接接触与这对相邻的漏极选择层级隔离条带270中的任一者接触的每个圆筒形电极部分252的一侧。

每个条带电极部分254包括大致沿第一水平方向hd1延伸的一对纵向侧壁。条带电极部分254的每个纵向侧壁包括平坦侧壁段和凹面侧壁段的横向交替序列，其可以是竖直平坦侧壁段和竖直凹面侧壁段的横向交替序列。每组相邻的条带电极部分254和多个圆筒形电极部分252(其横向围绕竖直半导体沟道60中的相应一个竖直半导体沟道)构成漏极选择栅极电极(252,254)。每对相邻的漏极选择栅极电极(252,254)通过相应的漏极选择层级隔离条带270彼此横向间隔开。

在该多个圆筒形电极部分252的相应子集上形成每个条带电极部分254，该相应子集被布置成沿第一水平方向hd1延伸的行。每个漏极选择栅极电极(252,254)横向围绕并环绕竖直半导体沟道60的相应行，并且仅接触两行栅极电介质250的一侧，这两行栅极电介质是接触相应漏极选择层级隔离条带270的两个最外行的栅极电介质250。

在竖直半导体沟道60的上部部分周围形成漏极选择栅极电极(252,254)。漏极选择层级隔离条带270可形成在相邻的一对漏极选择栅极电极(252,254)之间。

参考图50A、图50B、图51A和图51B，在条带电极部分254的顶表面上形成介电填充材料层290以填充蚀刻掩模环274之间的间隙。介电填充材料层290可包括可平面化的介电材料，诸如氧化硅。可平面化介电填充材料层290，以移除多余材料以提供与漏极区63和蚀刻掩模环274的顶表面共面的顶表面。例如，可采用化学机械平面化或凹陷蚀刻。漏极选择层级隔离条带270和介电填充材料层290的顶表面可以在与漏极区63的顶表面相同的水平平面内。

图52A至图55示出了用导电层46替换牺牲材料层42的步骤。在一个实施方案中，可在图44所示的其中形成介电模板层270L的步骤之后执行这些步骤。另选地，可在图51A和图51B所示的步骤之后执行这些步骤。参考图52A和图52B，可在介电填充材料层290上方形成接触层级介电层292。接触层级介电层292包括介电材料诸如氧化硅，并且可具有在50nm至800nm的范围内的厚度，但也可采用更小和更大的厚度。光致抗蚀剂层(未示出)可以施加在接触层级介电层292上方，并且进行光刻图案化以在存储器堆叠结构55的阵列之间的区域中形成开口。可采用各向异性蚀刻穿过介电模板层270L、交替堆叠(32,42)和/或后向阶梯式介电材料部分65(并且任选地穿过接触层级介电层292和介电填充材料层290，如果在该步骤处存在这些层的话)转移光致抗蚀剂层中的图案，以形成背侧沟槽79。背侧沟槽79至少竖直延伸到衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区域100和接触区域300。在一个实施方案中，背侧沟槽79可以用作源极接触开口，其中随后可以形成源极接触通孔结构。在一个实施方案中，背侧沟槽79可沿第一水平方向hd1横向延伸，即，沿存储器堆叠结构55行的字线方向横向延伸。可以例如通过灰化来移除光致抗蚀剂层。

参考图53，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。可以对绝缘层32的第一材料、接触层级介电层292的材料、介电填充材料层290、介电模板层270L、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料具有选择性的方式移除牺牲材料层42的第二材料。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、接触层级介电层292、介电填充材料层290、介电模板层270和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。在另一个实施方案中，牺牲材料层42可包括半导体材料诸如多晶硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅、氮化硅和介电金属氧化物。在这种情况下，可修改背侧沟槽79的深度，使得背侧沟槽79的最底部表面位于基础绝缘层12内，即，用于避免半导体材料层10的顶表面的物理暴露。

选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，磷酸以对氧化硅、硅和本领域中采用的各种其他材料具有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。

多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

参考图54，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。

背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至10nm的范围内，但是也可以采用更小和更大的厚度。背侧阻挡介电层形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面的电介质部分616的顶部表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层的部分内。

通过保形沉积，可以将至少一种导电材料沉积在背侧凹陷部43中、在背侧沟槽79的***部分中以及在接触层级介电层292上方。沉积在背侧凹陷部43中的至少一种导电材料的每个连续部分构成导电层46。沉积在背侧凹陷部43之外的导电材料共同构成连续金属材料层(未示出)，该连续金属材料层是沉积在接触层级介电层292上方和背侧沟槽79的***部分处的连续导电材料层。

在说明性示例中，金属阻挡层(未明确示出)可以沉积在背侧凹陷部中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料沉积在该多个背侧凹陷部43中、在该至少一个背侧接触沟槽79的侧壁上以及在接触层级介电层292的顶表面上方，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如WF₆进行沉积。在一个实施方案中，金属填充材料层可以是包括残余层级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器堆叠结构55间隔开，金属填充材料层是阻挡氟原子扩散穿过其中的金属阻挡层。

多个导电层46可以形成在多个背侧凹陷部43中。连续金属材料层可以形成在每个背侧接触沟槽79的侧壁上和在接触层级介电层292上方。每个导电层46包括定位在一对竖直相邻的介电材料层之间的金属阻挡层的一部分和金属填充材料层的一部分，这对介电材料层可以是一对绝缘层32、最底部绝缘层和基础绝缘层12、或最顶部绝缘层和绝缘帽盖层70。连续金属材料层包括位于背侧沟槽79中或接触层级介电层292上方的金属阻挡层的连续部分和金属填充材料层的连续部分。

每个牺牲材料层42可被导电层46替换。背侧腔体存在于每个背侧接触沟槽79的未填充有背侧阻挡介电层和连续金属材料层的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。

例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧接触沟槽79的侧壁并且从介电模板层270L上方(并且从接触层级介电层292(在该步骤处如果存在的话)上方)回蚀连续导电材料层的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

每个漏极选择栅极电极(252,254)用作竖直NAND串的漏极侧选择栅极电极(SGD)。最底部导电层中的一个或若干个用作竖直NAND串的源极侧选择栅极电极(SGS)。定位在漏极侧和源极侧选择栅极电极之间的每个导电层46可用作定位在相同的层级处的多个控制栅极电极和与定位在相同的层级处的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个垂直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层的移除可对背侧阻挡介电层44的材料具有选择性。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧接触沟槽79的底部处。基础绝缘层12可以通过背侧阻挡介电层44的水平部分与背侧接触沟槽79竖直间隔开。

在另一个实施方案中，连续导电材料层的移除可不对背侧阻挡介电层44的材料具有选择性，或者可以不采用背侧阻挡介电层44。在这种情况下，基础绝缘层12的顶表面和/或侧壁表面可以物理暴露在背侧接触沟槽79的底部处，这取决于在移除连续导电材料层期间是未移除还是部分移除基础绝缘层12。

参考图55，可以通过保形沉积工艺将绝缘材料层形成在该至少一个背侧接触沟槽79中和介电模板层270L上方(并且还形成在接触层级介电层292上方，如果在该步骤处存在该接触层级介电层的话)。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。

如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。

执行各向异性蚀刻以从介电模板层270L(并且从接触层级介电层292上方，如果在该步骤处存在接触层级介电层的话)和每个背侧接触沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。

各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以移除任选的背侧阻挡介电层44和平面的介电部分616的位于穿过绝缘间隔物74的开口下方的部分。半导体材料层10的顶部表面可以在每个背侧接触沟槽79的底部处物理地暴露。

通过将电掺杂剂注入半导体材料层10的物理暴露的表面部分中，可以在每个背侧腔体79'(图29所示)下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。每个源极区61可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。

半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道(60,160)。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部部分中。

接触通孔结构76可形成在背侧沟槽79的每个腔体内。每个接触通孔结构76可以填充相应的腔体。可以通过在背侧接触沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

可以将覆盖交替堆叠(32,46)的接触层级介电层292用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触层级介电层292可以用作CMP停止层。背侧接触沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。

参考图56A和图56B，可穿过接触层级介电层292、介电填充材料层290，并且任选地穿过后向阶梯式介电材料部分65，形成附加接触通孔结构(88,86,8P)。例如，可以穿过在每个漏极区63上的接触层级介电材料层292形成漏极接触通孔结构88。可以穿过接触层级介电层292、介电填充材料层290、介电模板层270L并且穿过后向阶梯式介电材料部分65在导电层46上形成字线接触通孔结构86。可以穿过接触层级介电层292、介电填充材料层290、介电模板层270L并且穿过后向阶梯式介电材料部分65直接在***器件的相应节点上形成***器件接触通孔结构8P。随后可根据需要形成附加金属互连结构(未示出)。例如，可形成在第二水平方向hd2上延伸的位线90(图31B中示意性地示出)，以提供与漏极接触通孔结构88的电接触。

图57至图59示出了第二实施方案的一个另选实施方案，其中用调整圆筒形电极部分252的高度的受控各向异性蚀刻工艺来替换如图41A、图41B、图42和图43所示的调整圆筒形电极部分252的高度的修整过程。

参考图57，可通过从最顶部绝缘层的顶表面上方移除存储器膜50的任何突出剩余部分，并顺序地沉积保形栅极介电层250L和保形栅极电极材料层252L，从图38的第二示例性结构导出该第二示例性结构的另选实施方案。保形栅极介电层250L可具有与栅极电介质250相同的组成和厚度，并且保形栅极电极材料层252L可具有与如上所述的圆筒形电极部分252相同的组成和厚度。

参考图58，执行各向异性蚀刻以移除保形栅极电极材料层252L的水平部分。保形栅极电极材料层252L的每个剩余部分构成具有圆筒形形状的圆筒形电极部分252。在一个实施方案中，各向异性蚀刻可继续减小圆筒形电极部分252的高度，直到圆筒形电极部分252的高度达到目标高度。各向异性蚀刻可以或者可以不对保形栅极电极材料层252L的材料具有选择性。在一个实施方案中，各向异性蚀刻可对保形栅极电极材料层252L的材料具有选择性。

参考图59，可以与图44的处理步骤中相同的方式形成介电模板层270L。然后可执行第二实施方案的后续处理步骤，以提供图56A和图56B的第二示例性结构。

共同参考与第二实施方案有关的所有附图，第二示例性结构及其另选实施方案可包括三维存储器器件。三维存储器器件可包括：位于衬底(9,10)上方的绝缘层32和导电层46的交替堆叠；存储器堆叠结构55的阵列，该存储器堆叠结构阵列延伸穿过交替堆叠(32,46)并且被布置成沿第一水平方向hd1以第一间距延伸且沿第二水平方向hd2每对相邻行以第二间距间隔开的行，其中每一个存储器堆叠结构55均包括竖直半导体沟道60以及存储器膜50和接触存储器膜50的顶表面的栅极电介质250的竖直堆叠；漏极选择栅极电极(252,254)，该漏极选择栅极电极横向围绕栅极电介质250的相应行；以及漏极选择层级隔离条带270，该漏极选择层级隔离条带包括介电材料并且位于一对相邻的漏极选择栅极电极(252,254)之间。

在一个实施方案中，每一个漏极选择栅极电极(252,254)均包括：条带电极部分254，该条带电极部分包括大致沿第一水平方向hd1延伸的一对纵向侧壁；以及多个圆筒形电极部分252，该多个圆筒形电极部分横向围绕栅极电介质250中的相应一个栅极电介质。在一个实施方案中，存储器膜50包括阻挡电介质52、电荷存储元件(如实施为位于导电层46的层级处的电荷存储层54的部分)和隧穿电介质56从外部到内部的横向堆叠；并且栅极电介质250包括与电荷存储元件的材料不同的材料。

在一个实施方案中，存储器膜50和栅极电介质250直接接触竖直半导体沟道60的外侧壁；并且栅极电介质250接触该多个圆筒形电极部分252中的相应一个圆筒形电极部分的内侧壁。在一个实施方案中，存储器膜50的顶表面直接接触该多个圆筒形电极部分252中的相应一个圆筒形电极部分的底表面。

在一个实施方案中，漏极选择层级隔离条带270包括：平坦侧壁段，该平坦侧壁段接触漏极选择栅极电极(252,254)中的一个漏极选择栅极电极的条带电极部分254的平坦侧壁；以及凹面侧壁段，该凹面侧壁段接触漏极选择栅极电极(252,254)中的一个漏极选择栅极电极的该多个圆筒形电极部分252的外侧壁。在一个实施方案中，由该多个圆筒形电极部分252横向围绕的每个栅极电介质250接触漏极选择层级隔离条带270。

在一个实施方案中，漏极选择层级隔离条带270包括穿过其中的两行圆筒形开口，其中每一个圆筒形开口均横向围绕栅极电介质250的子集中的相应一个栅极电介质，该子集被布置成沿第一水平方向hd1延伸的两行。在一个实施方案中，圆筒形电极部分252的第一子集位于漏极选择层级隔离条带270的悬伸部分下面，并且具有与漏极选择层级隔离条带270的悬伸部分的侧壁竖直重合的侧壁；并且圆筒形电极部分252的第二子集位于管状介电间隔物270'下面，并且具有与管状介电间隔物270'的侧壁竖直重合的侧壁。在一个实施方案中，漏极选择层级隔离条带270和管状介电间隔物270'包括相同的介电材料；并且漏极选择层级隔离条带270和管状介电间隔物270'的顶表面可在相同的水平平面内。

在一个实施方案中，该多个圆筒形电极部分252的第一子集接触漏极选择层级隔离条带270；并且该多个圆筒形电极部分252的第二子集具有条带电极部分254接触并完全环绕的相应圆筒形外侧壁。在一个实施方案中，漏极区63的阵列可接触竖直半导体沟道60中的相应一个竖直半导体沟道的顶部部分。可提供蚀刻掩模环274的阵列，该蚀刻掩模环阵列横向围绕漏极区63中的相应一个漏极区，并且位于漏极选择栅极电极(252,254)和漏极选择层级隔离条带270上方。在一个实施方案中，每一个蚀刻掩模环274均接触栅极电介质250中的相应一个栅极电介质的顶表面以及竖直半导体沟道60中的相应一个竖直半导体沟道的外侧壁。

本公开的每一个示例性结构均可包括三维存储器器件。在一个实施方案中，三维存储器器件包括垂直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的部分)可定位在单体三维NAND串阵列的第二器件层级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可以含有集成电路，该集成电路包括用于定位在其上的存储器器件的驱动电路。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串阵列可包括：多个半导体沟道{(59,11,60,160)或(59,11,60)}，其中该多个半导体沟道{(59,11,60,160)或(59,11,60)}中的每一个半导体沟道的至少一个端部部分{(60,160)或60}基本上垂直于衬底(9,10)的顶部表面延伸；和多个电荷存储元件(如实施为电荷捕获材料部分)。每个电荷存储元件可定位成与该多个半导体沟道{(59,11,60,160)或(59,11,60)}中的相应一个半导体沟道相邻。

本公开的各种实施方案提供漏极选择层级隔离条带(120,270)，而不改变存储器开口49的阵列或其上形成的任何结构的周期性。因此，可在不使用三维存储器器件的设计布局中的任何附加占有面积的情况下形成漏极选择层级隔离条带(120,270)，从而提供更高密度的三维存储器器件，而不改变用于形成现有技术漏极选择层级隔离结构的行间间距。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。