阅读说明：本技术 一种基于fpga的超高速频分信号多路并行解调方法 (FPGA-based multi-path parallel demodulation method for ultra-high-speed frequency division signals ) 是由 罗婧 曹家华 彭建平 田晓威 于 2018-08-06 设计创作，主要内容包括：本发明提供了一种基于FPGA的超高速频分信号多路并行解调方法,将高速模拟频分信号直接经过模数转换芯片将模拟信号转为数字信号后,将信号输入FPGA。将高速数字频分信号进行串并转换,生成并行的m路低速的数字频分信号。将对应频分个数的载波信号分别进行同样的串并转换,每一个载波均生成并行的m路子载波。将滤波器进行同样的串并转换,转换为m路子滤波器。每一路低速的数字频分信号均与该路号相同的子载波进行相乘,且将相乘后的结果进行累加,将累加和的结果经过该路号的子滤波器。将得到的m路并行的经过子滤波器后的信号进行相加,即可实现高速频分信号的解调。本发明大大的减少了FPGA资源的消耗。(The invention provides a multi-path parallel demodulation method of an ultra-high-speed frequency division signal based on an FPGA (field programmable gate array). after the high-speed analog frequency division signal is directly converted into a digital signal by an analog-to-digital conversion chip, the signal is input into the FPGA. And performing serial-parallel conversion on the high-speed digital frequency division signals to generate parallel m-path low-speed digital frequency division signals. And respectively carrying out the same serial-parallel conversion on the carrier signals corresponding to the frequency division number, wherein each carrier generates m paths of parallel subcarriers. The filter is converted into m sub-filters by the same serial-to-parallel conversion. And multiplying each path of low-speed digital frequency division signals by the same subcarrier of the path number, accumulating the multiplied results, and passing the accumulated sum result through a sub-filter of the path number. And adding the m paths of parallel signals which pass through the sub-filters to realize the demodulation of the high-speed frequency division signal. The invention greatly reduces the consumption of FPGA resources.)

一种基于FPGA的超高速频分信号多路并行解调方法

技术领域

本发明属于超高速频分信号解调技术领域，具体涉及一种基于FPGA的超高速频分信号多路并行解调方法。

背景技术

近年随着通信技术的发展，对超高速信号处理的需求愈发迫切。针对超高速模拟频分信号，传统处理方式为首先经过外置的模拟下变频器将超高速信号进行混频降低其速率，然后进行基于FPGA的数字下变频，将低速频分信号通过并行对应频点数量的混频+低通滤波器模块，最终完成超高速频分信号的解调。

在实际应用中，外置的模拟下变频器价格较为昂贵，且可靠性与信号处理性能较差，且由于增加了外置模块，导致设备重量与尺寸均增加；另一方面，FPGA实现过程中，多路并行混频+低通滤波器模块需要消耗大量的FPGA资源，且随着并行的频分信号频点个数的增加并行的路数也成比例增加，采用传统方法资源的资源消耗量将不可估计。传统的超高速频分信号解调方法无法满足当今信号处理高效率与高效益的需求。

发明内容

本发明的目的是为解决超高速频分信号解调硬件设备复杂与FPGA资源消耗大问题，提出了一种基于FPGA的超高速频分信号多路并行解调方法，该方法简化了系统结构，降低了资源消耗。

本发明是通过以下技术方案实现的：

一种基于FPGA的超高速频分信号多路并行解调方法，其主要步骤如下：

步骤一、接收端接收超高速模拟频分信号，模数转换芯片对接收的超高速模拟频分信号进行模数转换，输入至FPGA，令超高速模拟频分信号的速率为f_s，频分信号的频点个数为N；

步骤二、FPGA接收步骤一的数字信号，并将信号进行系数为m的串行转并行操作。则最终得到并行的m路数据A(1)，A(2)，…，A(m)，每一路频分信号的速率为f_s/m；

步骤三、将用于混频的N个频点的载波信号同时进行系数为m的串行转并行操作。则最终得到N组并行的m路载波，其中第n组并行的载波信号为B_n(1)，B_n(2)，…，B_n(m)，每一路载波信号的速率为f_s/m；

步骤四、将并行的m路频分信号与并行的m路载波相乘，完成多路并行的混频操作，得到m路混频后信号C₁(1)，C₁(2)，…，C₁(m)，其中下标“1”表示频点1的混频后信号，C₁(1)则表示频点1的混频后第一路信号，C₁(2)则表示频点1的混频后第二路信号，以此类推。重复进行N-1次混频操作，最终得到N组m路混频后信号，分别为，C₁(1)，C₁(2)，…，C₁(m),C₂(1)，C₂(2)，…，C₂(m),……,C_N(1)，C_N(2)，…，C_N(m)；

步骤五、将步骤四得到的多路并行混频后的结果进行叠加，叠加方法为：将N组混频信号里的同一路信号叠加，最终得到m路叠加后的混频信号D(1)，D(2)，…，D(m)，其中第i路混频信号为D(i)C₁(i)C₂(i)，…，C_N(i)，此时每路信号的速率为f_s/m；

步骤六、将用于滤波的低通滤波器系数进行m倍延迟抽取操作，得到并行的m路子滤波器LP(1)，LP(2)，…，LP(m)。将步骤五中得到的m路叠加混频信号D(1)，D(2)，…，D(m)分别与步骤七中的m路子滤波器LP(1)，LP(2)，…，LP(m)进行滤波，最终得到m路滤波后信号G(1)，G(2)，…，G(m)；

步骤七、将步骤六中得到的m路滤波后信号G(1)，G(2)，…，G(m)叠加，得到最终的解调后信号为S G(1) G(2) … G(m)。

经过上述七个步骤即完成了基于FPGA的超高速频分信号多路并行解调。

有益效果

本发明是一种基于FPGA的超高速频分信号多路并行解调方法。

传统的超高速频分信号处理方式需要增加外置的模拟下变频器，同时需要对应频点数量的多路混频+低通滤波器模块。外置的模拟下变频器价格高昂，且增加了设备重量与尺寸；同时多路并行的操作会消耗大量的如DSP48，Slice等FPGA资源，对于普通的FPGA芯片资源容量要求较高。

而本发明方法采用多路并行降速率的处理方式，通过将高速信号进行并行处理，并行的每一路数据的速率下降了，但FPGA内实时处理速率仍保持超高速，该方式避免了外置模拟下变频器的使用，提高了系统性能，简化了系统结构同时降低了系统成本；另一方面，将混频后的并行多路信号叠加后共同经过并行的子低通滤波器，即从FPGA实现角度来说是将低通滤波转移到公共支路，该方式可以减少N-1(N为频分信号的频点个数)个低通滤波器模块，显著的减少了资源消耗。

综上所述，本发明采用一种基于FPGA的超高速频分信号多路并行解调方法，减少了硬件设备数量，简化了实现算法与结构，大大节省了硬件资源和成本。

附图说明

图1是传统基于FPGA的超高速频分信号解调方法流程示意图；

图2是本发明实施例的基于FPGA的超高速频分信号多路并行解调方法流程示意图。

具体实施方式

下面将结合附图和实施例对本发明加以详细说明，同时也叙述了本发明技术方案解决的技术问题及有益效果，需要指出的是，所描述的实施例仅旨在便于对本发明的理解，而对其不起任何限定作用。

如图1所示是传统基于FPGA的超高速频分信号解调方法流程示意图，主要方法是将频分模拟信号通过外置的模拟下变频器，将高速模拟信号变为低速模拟信号。经过模数转换芯片将模拟信号转为数字信号后，将信号输入FPGA。将上一步骤得到的低速模拟频分信号与对应频分个数的载波分别进行相乘和滤波，将得到的多路并行数据相加，即可实现高速频分信号解调。

如图2所示是本发明实施例的基于FPGA的超高速频分信号多路并行解调方法流程示意图，主要方法是将高速模拟频分信号直接经过模数转换芯片将模拟信号转为数字信号后，将信号输入FPGA。将高速数字频分信号进行串并转换，生成并行的m路低速的数字频分信号。将对应频分个数的载波信号分别进行同样的串并转换，每一个载波均生成并行的m路子载波。将滤波器进行同样的串并转换，转换为m路子滤波器。每一路低速的数字频分信号均与该路号相同的子载波进行相乘，且将相乘后的结果进行累加，将累加和的结果经过该路号的子滤波器。将得到的m路并行的经过子滤波器后的信号进行相加，即可实现高速频分信号的解调。

以3个频点的频分信号为例，对本发明的具体实施过程进行说明。其中令原始信号速率为1000Mbps，并行路数为4。

步骤一、接收端直接接收超高速模拟频分信号，模数转换芯片对高频信号进行模数转换，输入至FPGA，原始信号的速率为1000Mbps，频分信号的频点个数为3；

步骤二、FPGA接收步骤一的数字信号，并将信号进行系数为4的串行转并行操作。则最终得到并行的4路数据A(1)，A(2)，A(3)，A(4)，每一路频分信号的速率为250Mbps；

步骤三、将用于混频的3个频点的载波信号同时进行系数为4的串行转并行操作。则最终得到并行的4路载波cos(1)，cos(2)，cos(3)，cos(4)，每一路载波信号的速率为250Mbps；

步骤四、将并行的4路频分信号与并行的4路载波相乘，完成多路并行的混频操作，得到4路混频后信号C₁(1)，C₁(2)，C₁(3)，C₁(4)，其中下标“1”表示频点1的混频后信号，C₁(1)则表示频点1的混频后第一路信号，C₁(2)则表示频点1的混频后第二路信号，以此类推。共进行3次混频操作，最终得到3组m路混频后信号，分别为，C₁(1)，C₁(2)，C₁(3)，C₁(4),C₂(1)，C₂(2)，C₂(3)，C₂(4),C₃(1)，C₃₁(2)，C₃(3)，C₃(4)；

步骤五、将步骤四得到的多路并行混频后的结果进行叠加，叠加方法为：将3组混频信号里的同一路信号叠加，最终得到4路叠加后的混频信号，其中第i路混频信号为D(i)C₁(i)C₂(i)C₃(i)，此时每路信号的速率为250Mbps；

步骤六、将用于滤波的低通滤波器系数进行4倍延迟抽取操作，得到并行的4个子滤波器LP(1)，LP(2)，…，LP(4)。将步骤五中得到的4路叠加混频信号D(1)，D(2)，…，D(4)分别与4路子滤波器LP(1)，LP(2)，…，LP(4)进行滤波，最终得到4路滤波后信号G(1)，G(2)，…，G(4)；

步骤七、将步骤六中得到的4路滤波后信号G(1)，G(2)，…，G(4)叠加，得到最终的解调后信号S G(1) G(2) … G(4)。

对于上述实施例，下表为使用传统基于FPGA的超高速频分信号解调方法和本实施例的基于FPGA的超高速频分信号多路并行解调方法的FPGA资源消耗对比，本实例中使用的FPGA型号为Xilinx Kintex-7系列的XC7K325T。

由上表可得，传统方法资源消耗量巨大，部分FPGA资源甚至超过了芯片资源极限，而本发明的基于FPGA的超高速频分信号多路并行解调方法大大的减少了FPGA资源的消耗，在节省Slice Registers、Slice LUTs和DSP48E1s这三种资源方面更是有显著的成效。

以上所述的具体描述，对发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。