一种在低速时钟下对高速信号的下变频处理系统和方法
阅读说明：本技术 一种在低速时钟下对高速信号的下变频处理系统和方法 (Down-conversion processing system and method for high-speed signal under low-speed clock ) 是由 沙文祥 吴太阳 于 2021-08-16 设计创作，主要内容包括：本发明涉及一种在低速时钟下对高速信号的下变频处理系统,包括采样模块和FPGA模块,采样模块采集模拟信号后经过模数转换输入FPGA模块中,FPGA模块包括接口、若干个乘法器、NCO和累加器；接口将采样后的数据传送到乘法器中,NCO与乘法器相连,将接口传送的数据的原始频率转换映射到NCO的频率范围,经过NCO变频后得到的数据分为实部信号和虚部信号,实部信号和虚部信号分别通过对应的累加器累加。本发明还提供了一种基于该系统的方法。通过对FPGA的NCO的控制系统,实现了在低速时钟下对高速信号的下变频处理,最大限度的节省了FPGA的乘法器资源,在乘法器资源不丰富的中低端FPGA上可得到成功应用。(The invention relates to a down-conversion processing system for high-speed signals under a low-speed clock, which comprises a sampling module and an FPGA module, wherein the sampling module acquires analog signals and inputs the analog signals into the FPGA module through analog-to-digital conversion, and the FPGA module comprises an interface, a plurality of multipliers, an NCO and an accumulator; the interface transmits sampled data to a multiplier, the NCO is connected with the multiplier, the original frequency conversion of the data transmitted by the interface is mapped to the frequency range of the NCO, the data obtained after the NCO frequency conversion is divided into a real part signal and an imaginary part signal, and the real part signal and the imaginary part signal are accumulated through corresponding accumulators respectively. The invention also provides a method based on the system. By means of the NCO control system of the FPGA, down-conversion processing of high-speed signals under a low-speed clock is achieved, multiplier resources of the FPGA are saved to the maximum extent, and the FPGA can be successfully applied to middle and low-end FPGAs with insufficient multiplier resources.)
技术领域
本发明涉及窄带信号高速采样分析领域，尤其涉及一种在低速时钟下对高速信号的下变频处理系统和方法。
背景技术
目前国内外比较常见FPGA的稳定工作时钟一般不会超过300MHz，但是高速信号采样一般都可以达到1G以上，如何在低速时钟下对高速信号进行下变频处理，目前已经有比较成熟的方法，但这些方法一般都要求有丰富的FPGA的乘法器资源，与此相应只有中高端FPGA才能满足需求。如何在保证各项指标的情况下，在乘法器资源不丰富的中低端FPGA上实现低速时钟下对高速信号的进行下变频处理，将是一个需要解决的问题。
发明内容
为解决现有的技术问题，本发明提供了一种在低速时钟下对高速信号的下变频处理系统和方法。
本发明的具体内容如下：一种在低速时钟下对高速信号的下变频处理系统，包括采样模块和FPGA模块，采样模块采集模拟信号后经过模数转换输入FPGA模块中，FPGA模块包括接口、若干个乘法器、NCO(数字振荡器)和累加器；接口将采样后的数据传送到乘法器中，NCO与乘法器相连，将接口传送的数据的原始频率转换映射到NCO的频率范围，经过NCO变频后得到的数据分为实部信号和虚部信号，实部信号和虚部信号分别通过对应的累加器累加。
进一步的，采样模块的采样时钟与FPGA模块接口的同步时钟是同步同源。
进一步的，FPGA模块还包括滤波器，累加器与滤波器相连。
本发明还公开了一种在低速时钟下对高速信号的下变频处理方法，基于上述任一处理系统，包括如下步骤：
S1，确定采样模块采样时钟下的信号与接口的同步时钟下的信号的关系，取NCO的数量为4；
S2，NCO下变频，将接口传送的数据的原始频率转换映射到NCO的频率范围，包括实部转换和虚部转换；
S3，S2得到的多路实部信号和虚部信号分别通过累加器累加。
进一步的，S3中累加器的输出信号分别通过滤波器，得到信号的幅度、相位、频率信息。
进一步的，S2中NCO的下变频处理采用相移下变频法：
设高速AD输出的信号如下:
k∈N，N为NCO个数；
令k＝4m+n,m∈N,n＝0,1,2,3，则高速AD输出信号为：
m∈N,n＝0,1,2,3；
假设高速AD的时钟是FPGA的数据接收的工作时钟的4倍，
在FPGA的一个时钟的时间间隔，AD将有4个数据刷出，4个FPGA的NCO产生与之对应的4个信号，分别为：
当n＝0时，m∈N
当n＝1时，m∈N
当n＝2时，m∈N
当n＝3时，m∈N
按照以下公式，把信号按频率分为4类:
当0.75*fs＜fsignal＜fs时，fsignal_modify＝fsignal-0.75*fs；
当0.5*fs＜fsignal＜0.75*fs时，fsignal_modify＝fsignal-0.5*fs；
当0.25*fs＜fsignal＜0.5*fs时，fsignal_modify＝fsignal-0.25*fs；
当0＜fsignal＜0.25*fs时，fsignal_modify＝fsignal；
其中，fs为采样模块的采样时钟最大频率，fsignal为采样模块的采样时钟的频率，fsignal_modify为修改后的频率；
把修改后的频率设置给FPGA的NCO，分别进行如下虚部和实部转换:
当freq_signal≥0.75*fs，
sin_0_out<＝sin_0_NCO；
sin_1_out<＝-cos_1_NCO；
sin_2_out<＝-sin_2_NCO；
sin_3_out<＝cos_3_NCO；
cos_0_out<＝cos_0_NCO；
cos_1_out<＝sin_1_NCO；
cos_2_out<＝-cos_2_NCO；
cos_3_out<＝-sin_3_NCO；
当freq_signal≥0.5*fs，
sin_0_out<＝sin_0_NCO；
sin_1_out<＝-sin_1_NCO；
sin_2_out<＝-sin_2_NCO；
sin_3_out<＝cos_2_NCO；
cos_0_out<＝cos_0_NCO；
cos_1_out<＝-cos_1_NCO；
cos_2_out<＝cos_2_NCO；
cos_3_out<＝-cos_3_NCO；
当freq_signal≥0.25*fs，
sin_0_out<＝sin_0_NCO；
sin_1_out<＝cos_1_NCO；
sin_2_out<＝-sin_2_NCO；
sin_3_out<＝-cos_3_NCO；
cos_0_out<＝cos_0_NCO；
cos_1_out<＝-sin_1_NCO；
cos_2_out<＝-cos_2_NCO；
cos_3_out<＝sin_3_NCO；
当freq_signal<0.25*fs；
cos_0_out<＝cos_0_NCO；
cos_1_out<＝cos_1_NCO；
cos_2_out<＝cos_2_NCO；
cos_3_out<＝cos_3_NCO；
sin_0_out<＝sin_0_NCO；
sin_1_out<＝sin_1_NCO；
sin_2_out<＝sin_2_NCO；
sin_3_out<＝sin_3_NCO。
本实施例的在低速时钟下对高速信号的下变频处理系统和方法，通过对FPGA的NCO的控制系统，实现了在低速时钟下对高速信号的下变频处理，最大限度的节省了FPGA的乘法器资源，在乘法器资源不丰富的中低端FPGA上可得到成功应用。在保证各项指标的情况下，大大降低了硬件采购成本，从而提高了整个产品的性价比。
附图说明
下面结合附图对本发明的
具体实施方式
做进一步阐明。
图1为本发明的在低速时钟下对高速信号的下变频处理系统的示意图。
具体实施方式
结合图1，本发明的本实施例公开了一种在低速时钟下对高速信号的下变频处理系统，包括采样模块和FPGA模块，采样模块采集模拟信号后经过模数转换输入FPGA模块中，FPGA模块包括接口、若干个乘法器、NCO、累加器和滤波器；接口将采样后的数据传送到乘法器中，NCO与乘法器相连，将接口传送的数据的原始频率转换映射到NCO的频率范围，经过NCO变频后得到的数据分为实部信号和虚部信号，实部信号和虚部信号分别通过对应的累加器累加，累加器与滤波器相连，累加后的信号通过滤波器滤波。采样模块的采样时钟与FPGA模块接口的同步时钟是同步同源。
基于该下变频处理系统，本实施例还公开一种下变频处理方法，包括如下步骤：
S1，确定采样模块采样时钟下的信号与接口的同步时钟下的信号的关系，一般是4倍关系,所以NCO的数量为4；
S2，NCO下变频，将接口传送的数据的原始频率转换映射到NCO的频率范围，包括实部转换和虚部转换；
S3，S2得到的多路实部信号和虚部信号分别通过累加器累加。
S3中累加器的输出信号分别通过滤波器，得到信号的幅度、相位、频率信息。
根据NCO的数量N，将采样的数据按表1进行相移下变频处理。
设高速AD输出的信号如下:
k∈N，N为NCO个数；
令k＝4m+n,m∈N,n＝0,1,2,3
m∈N,n＝0,1,2,3
假设高速AD的时钟是FPGA的数据接收的工作时钟的4倍，则FPGA的一个时钟的时间间隔，AD将有4个数据刷出，所以我们需要4个FPGA的NCO产生与之对应的4个信号:
当n＝0时，m∈N
当n＝1时，m∈N
当n＝2时，m∈N
当n＝3时，m∈N
而本实施例的方法,未频率变换法，假设高速AD的时钟是FPGA的数据接收的工作时钟的4倍，按照以下公式1，把信号按频率分为4类:
当0.75*fs＜fsignal＜fs时，fsignal_modify＝fsignal-0.75*fs；
当0.5*fs＜fsignal＜0.75*fs时，fsignal_modify＝fsignal-0.5*fs；
当0.25*fs＜fsignal＜0.5*fs时，fsignal_modify＝fsignal-0.25*fs；
当0＜fsignal＜0.25*fs时，fsignal_modify＝fsignal；
其中，fs为采样模块的采样时钟最大频率，fsignal为采样模块的采样时钟的频率，fsignal_modify为修改后的频率；
把修改后的频率设置给FPGA的NCO，根据以下表1进行如下转换(其中的<＝表示对应关系):
表1虚部和实部转换对应关系
本实施例优选的，以一个AD采样频率为800MHz，采样后的数据采用204B接口传送，采样模块的204B接口和FPGA的204B接口用200MHz时钟同步，并且200MHz同步时钟和800MHz采样时钟是同步同源，相应的FPGA的工作时钟设置为200MHz为例。
首先，理出800MHz下的信号与200MHz下的信号的关系，参见表1为800M时钟下输出的信号与200M时钟下输出的信号的等价性，由此可知，利用FPGA时间并行特性，800MHz时钟下输出的信号可以由4个工作在200MHz时钟下并行的NCO产生。即fs为800MHz，fsignal的范围是0～800MHz，fNCO为200MHz，N为4；
由于fsignal的范围是0～800MHz，而FPGA的NCO输出的频率范围是0～200MHz，所以需要先进行频率转换，把信号频率从0～800MHz映射到0～200MHz，参见表2，表3，表4，表5，表6，表7，根据下变频方法，通过转换后，信号的原始频率都转换为可在200M工作时钟下的NCO的可设置的频率。
表1 200MHz～400MHz虚部转换
表2 200MHz～400MHz实部转换
表3 400MHz～600MHz虚部转换
表4 400MHz～600MHz实部转换
表5 600MHz～800MHz虚部转换
表6 600MHz～800MHz实部转换
经过NCO下变频后，得出4路实部信号和4路虚部信号，分别通过累加器(等效于CIC滤波器)，得到了200M时钟下的实数信号和虚部信号；累加器输出信号通过HB滤波器后，可以很方便求出信号的幅度、相位、频率等信息。
本实施例的在低速时钟下对高速信号的下变频处理系统和方法，通过对FPGA的NCO的控制系统，实现了在低速时钟下对高速信号的下变频处理，最大限度的节省了FPGA的乘法器资源，在乘法器资源不丰富的中低端FPGA上可得到成功应用。在保证各项指标的情况下，大大降低了硬件采购成本，从而提高了整个产品的性价比。
在以上的描述中阐述了很多具体细节以便于充分理解本发明。但是以上描述仅是本发明的较佳实施例而已，本发明能够以很多不同于在此描述的其它方式来实施，因此本发明不受上面公开的具体实施的限制。同时任何熟悉本领域技术人员在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：一种高频高功率的SOI射频收发开关