阅读说明：本技术 一种基于NOR flash阵列的逻辑电路及操作方法 (Logic circuit based on NOR flash array and operation method ) 是由 李祎 王卓睿 缪向水 于 2019-10-21 设计创作，主要内容包括：本发明公开了一种基于NOR flash阵列的逻辑电路及操作方法,逻辑电路包括NOR flash阵列以及外围电路；NOR flash阵列用于实现运算并存储运算结果,外围电路用于传输数据及控制信号,从而控制NOR flash阵列的运算及存储过程。通过将不同的逻辑信号写入到NOR flash器件中,在位线、字线和源线施加不同电压,最后读取NOR flash器件浮栅层中的电荷状态,实现不同功能的逻辑运算。本发明提供的基于NOR flash阵列的逻辑电路及操作方法可以在NOR Flash阵列中实现存算一体,同时进行存储与计算,可以大大减少运算数据在运算单元与存储单元间传输时消耗的时间与能量。(The invention discloses a logic circuit based on a NOR flash array and an operation method, wherein the logic circuit comprises the NOR flash array and a peripheral circuit; the NOR flash array is used for realizing operation and storing the operation result, and the peripheral circuit is used for transmitting data and control signals so as to control the operation and storage process of the NOR flash array. Different logic signals are written into the NOR flash device, different voltages are applied to the bit line, the word line and the source line, and finally the charge state in the floating gate layer of the NOR flash device is read, so that logic operation with different functions is realized. The logic circuit based on the NOR Flash array and the operation method thereof can realize integration of storage and calculation in the NOR Flash array, simultaneously carry out storage and calculation, and greatly reduce the time and energy consumed when the operation data is transmitted between the operation unit and the storage unit.)

一种基于NOR flash阵列的逻辑电路及操作方法

技术领域

本发明属于微电子器件领域，更具体地，涉及一种基于NOR flash阵列的逻辑电路及操作方法。

背景技术

在计算机的发展历史中，人们总要求计算机的速度更快、功能更强。随着大数据时代的到来，通过纳米晶体管逻辑器件尺寸微缩来提高计算性能的集成电路摩尔定律已难以延续，传统冯·诺依曼计算架构中存储与计算分离的瓶颈问题凸显，现有架构和硬件无法满足信息***式增长对超强计算能力的需求。在新型计算机架构研究中，基于非易失存储器的计算与存储融合的计算架构是一个极具前景的研究思路。

现有的非易失存储器件具有低功耗、高速度、高集成度、兼具信息存储与计算功能等特性，可以突破现有电子器件发展中摩尔定律的限制，因而被广泛用于提高计算机数据处理速度的解决方案中。现有的工业化相对成熟的非易失存储器件主要是NAND flash与NOR flash两种。而NOR flash由于与现有CMOS工艺兼容，有望大规模产业化应用，性能稳定，单元相对独立，调控方便，技术成熟，随机读取，在实现复杂逻辑功能时与***电路匹配容易的这些优点，逐渐成为基于非易失存储器的计算存储融合架构中的研究热门。

中国发明专利申请《闪存模数转换校准》(申请号：CN201611178362.5，申请日：2016.12.19)提出了一种基于非易失性存储器的闪存模数转换器校准电路，通过将校准码存储在非易失性存储器中，可以减少用于校准码的搜索空间。因此，可以更快地进行校准，并且可以提高校准本身。然而这种方法只单纯利用到了非易失存储器的存储功能而没有利用其计算功能。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种基于NOR flash阵列的逻辑电路及操作方法，旨在解决现有非易失计算架构存储与计算功能无法兼得导致运算数据在运算单元与存储单元间传输时所需时间与能量消耗大的的问题。

为实现上述目的，按照本发明的一方面，提供了一种基于NOR flash器件阵列的逻辑电路，包括NOR flash阵列以及***电路；NOR flash阵列用于实现运算并存储运算结果，***电路用于传输数据及控制信号，从而控制NOR flash阵列的运算及存储过程。

优选地，NOR flash阵列包括(n+1)×(n+1)个以阵列形式排布的NOR flash器件、字线WL、位线BL以及源线SL；NOR flash器件通过浮栅层中不同的电荷状态实现对信息的存储和处理；位于同一行的NOR flash器件连接至相同的字线，位于同一列的NOR flash器件连接至相同的位线，所有的NOR flash器件的源极共同连接一个定值电阻并与源线相连，通过对字线WL、位线BL以及源线SL施加不同的信号以实现不同的运算并存储运算结果，其中，n为大于等于2的正整数。

优选地，NOR flash器件为多端器件，包括漏极、源极、栅极、基底、重掺杂层、隔离层、绝缘层和浮栅层，漏极与位线BL相连，源极与源线SL相连，栅极与字线WL相连；

当浮栅层中存储电荷时，NOR flash器件的阈值相对浮栅层中没有存储电荷时较大，在读取过程中处于“OFF”状态，读电流为“0”，记为逻辑状态“0”；当浮栅层中没有存储电荷时，NOR flash器件的阈值相对浮栅层中有存储电荷时较小，在读取过程中处于“ON”状态，读电流为“1”，记为逻辑状态“1”；

写入过程中施加在NOR flash器件漏极，源极，栅极和基底的电压分别为V_pd，V_ps，V_pg以及V_pb；其中，V_ps＝0，V_pb＝0，即源极和基底均接地，V_pd和V_pg均为正向电压，即漏极和栅极接正电压，实现电荷存储；或者，V_pd＝0，V_pb＝0，即漏极和基底均接地，V_ps和V_pg均为正向电压，即源极和栅极接正电压，实现电荷存储；

擦除过程中施加在NOR flash器件漏极，源极，栅极和基底的电压分别为V_ed，V_es，V_eg以及V_eb；其中，V_es，V_eb均不接电压，即源极和基底均处于悬空状态，V_eg＝0，V_ed为正向电压，即栅极接地，漏极接正电压，实现电荷擦除；或者，V_es，V_ed均不接电压，即源极和漏极均处于悬空状态，V_eb为正向电压，V_eg为负电压或0，即栅极接负电压或接地，基底接正向大电压，实现电荷存储；

读取过程中施加在NOR flash器件漏极，源极，栅极和基底的电压分别为V_rd，V_rs，V_rg以及V_rb；其中，V_rs＝0，V_rb＝0，即源极和基底均接地，V_rd和V_rg均为正向电压，即漏极和栅极接正电压，实现电荷读取；其中，V_rg<V_pg，V_rd<V_pd。

优选地，***电路包括状态控制器、字线译码器、位线译码器、源线译码器以及定值电阻；

状态控制器包括数据输入输出端、地址输入端、时钟信号输入端CLK和控制信号输入输出端；数据输入输出端用于输入数据和输出逻辑计算结果；地址输入端用于输入选定器件的地址信息；时钟信号输入端用于输入控制计算时序的时钟信号；控制信号输入输出端用于输入所述字线译码器、源线译码器和位线译码器的控制信号以及读取逻辑计算结果；状态控制器根据输入数据、地址信息、时钟信号以及计算结果产生控制信号，或者输出最终的计算结果；所述数据输入输出端、地址输入端以及时钟信号输入端分别作为计算阵列的数据输入输出端、地址输入端以及时钟信号输入端；

字线译码器的输入端连接至所述状态控制器的控制信号输入输出端，字线译码器的输出端连接至NOR flash阵列的字线；字线译码器对所述状态控制器产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号通过NOR flash阵列的字线输入到NORflash器件；

位线译码器的输入端连接至所述状态控制器的控制信号输入输出端，位线译码器的输出端连接至NOR flash阵列的位线；位线译码器对所述状态控制器产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号通过NOR flash阵列的位线输入到NORflash器件；

源线译码器的输入端连接至所述状态控制器的控制信号输入输出端，源线译码器的输出端连接至定值电阻的一端；源线译码器对所述状态控制器产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号输入到定值电阻的一端，再通过NOR flash阵列的源线输入到NOR flash器件；

字线控制信号、位线控制信号以及源线控制信号共同施加到NOR flash阵列，实现对NOR flash阵列中NOR flash器件状态的控制。

按照本发明的另一方面，提供了一种基于上述逻辑电路实现OR逻辑运算的操作方法，包括下述步骤：

将NOR flash阵列里面的任意一行中三个NOR flash器件i，j，k全部擦除到逻辑“1”状态；

分别将逻辑信号p和逻辑信号q输入到NOR flash器件i和j当中；

在位线BL_i，BL_j和BL_k分别施加电压V_bi，V_bj，V_bk，在字线WL_i，WL_j和WL_k分别施加电压V_wi，V_wj，V_wk，在源线SL端施加电压V_SL，其中V_bi＝V_bj＝V_bk，V_wi＝V_wj＝V_rg，V_wk＝V_pg，V_SL<V_bk；V_rg为读取过程中施加在NOR flash器件栅极的电压，V_pg为写入过程中施加在NOR flash器件栅极的电压；

读取NOR flash器件k浮栅层中的电荷状态，实现OR逻辑运算。

按照本发明的又一方面，提供了一种基于上述逻辑电路实现AND逻辑运算的操作方法，包括下述步骤：

将NOR flash阵列里面的任意一行中三个NOR flash器件i，j，k全部擦除到逻辑“1”状态；

分别将逻辑信号p和逻辑信号q输入到NOR flash器件i和j当中；

在位线BL_i，BL_j和BL_k分别施加电压V_bi，V_bj，V_bk，在字线WL_i，WL_j和WL_k分别施加电压V_wi，V_wj，V_wk，在源线SL端施加电压V_SL，其中V_bi＝V_bj，V_bk＝0，V_wi＝V_wj＝V_rg，V_wk＝V_pg，V_SL<V_bi；V_rg为读取过程中施加在NOR flash器件栅极的电压，V_pg为写入过程中施加在NOR flash器件栅极的电压；

读取NOR flash器件k浮栅层中的电荷状态，实现AND逻辑运算。

按照本发明的又一方面，提供了一种基于上述逻辑电路实现NAND逻辑运算的操作方法，包括以下步骤：

将NOR flash阵列里面的任意一行中三个NOR flash器件i，j，k全部擦除到逻辑“1”状态；

分别将逻辑信号p和逻辑信号q输入到NOR flash器件i和j当中；

在位线BL_i，BL_j和BL_k分别施加电压V_bi，V_bj，V_bk，在字线WL_i，WL_j和WL_k分别施加电压V_wi，V_wj，V_wk，在源线SL端施加电压V_SL，其中V_bi＝V_bj，V_bk＝0，V_wi＝V_wj＝V_rg，V_wk＝V_pg，V_SL>V_bi；V_rg为读取过程中施加在NOR flash器件栅极的电压，V_pg为写入过程中施加在NOR flash器件栅极的电压；

读取NOR flash器件k浮栅层中的电荷状态，实现NAND逻辑运算。

按照本发明的又一方面，提供了一种基于上述逻辑电路实现data transfer逻辑运算的操作方法，包括以下步骤：

将NOR flash阵列里面的任意一行中两个个NOR flash器件i，k全部擦除到逻辑“1”状态；

将逻辑信号p输入到NOR flash器件i中；

在位线BL_i和BL_k分别施加电压V_bi，V_bk，在字线WL_i和WL_k分别施加电压V_wi，V_wk，在源线SL端施加电压V_SL。其中V_bi＝V_bk，V_wi＝V_rg，V_wk＝V_pg，V_SL<V_bk；V_rg为读取过程中施加在NORflash器件栅极的电压，V_pg为写入过程中施加在NOR flash器件栅极的电压；

读取NOR flash器件k浮栅层中的电荷状态，实现data transfer逻辑运算。

按照本发明的又一方面，提供了一种基于上述逻辑电路实现NOT逻辑运算的操作方法，包括以下步骤：

将NOR flash阵列里面的任意一行中两个NOR flash器件i，k全部擦除到逻辑“1”状态；

将逻辑信号p输入到NOR flash器件i中；

在位线BL_i和BL_k分别施加电压V_bi，V_bk，在字线WL_i和WL_k分别施加电压V_wi，V_wk，在源线SL端施加电压V_SL。其中V_bi＝V_rb，V_wi＝V_rg，V_wk＝V_pg，V_bk>V_bi，V_bk≈V_SL；V_rg为读取过程中施加在NOR flash器件栅极的电压，V_pg为写入过程中施加在NOR flash器件栅极的电压；

读取NOR flash器件k浮栅层中的电荷状态，实现NOT逻辑运算。

按照本发明的又一方面，提供了一种基于上述逻辑电路实现n输入NOR逻辑运算的操作方法，包括下述步骤：

将NOR flash阵列里面的任意一行中n+1个NOR flash器件1，2，…，n，n+1全部擦除到逻辑“1”状态；

分别将逻辑信号p₁，p₂，…，p_n输入到NOR flash器件1，2，…，n当中；

在位线BL₁，BL₂，…，BL_n分别施加电压V_b1，V_b2，…，V_bn，在字线WL₁，WL₂，…，WL_n分别施加电压V_w1，V_w2，…，V_wn，在源线SL端施加电压V_SL。其中V_b1＝V_b2＝…＝V_bn，V_w1＝V_w2＝…＝V_wn＝V_rg，V_wn+1＝V_pg，V_bn+1>V_b1，V_bn+1≈V_SL；V_rg为读取过程中施加在NOR flash器件栅极的电压，V_pg为写入过程中施加在NOR flash器件栅极的电压；

读取NOR flash器件n+1浮栅层中的电荷状态，实现n输入NOR逻辑运算。

通过本发明所构思的以上技术方案，与现有技术相比，本发明提供的基于NORflash阵列的逻辑电路及操作方法可以在NOR Flash阵列中实现存算一体，输入的存储、运算过程及运算结果的存储都在一个NOR flash阵列中完成，不仅可以实现完备的布尔逻辑，基于基本布尔逻辑功能可以实现更复杂的逻辑功能，类似加减乘除算术逻辑单元等等。相比于现有的存算分离计算架构，由于可以在NOR Flash阵列中不同区域同时进行逻辑功能运算，不仅解决了数据总线的带宽限制，而且消除了数据在运算单元与存储单元传输时产生的不必要的时间与能量消耗。

附图说明

图1是本发明实施例提供的基于NOR flash阵列的逻辑电路的示意图；

图2是本发明实施例提供的NOR flash阵列的示意图；

图3(a)是本发明实施例提供的NOR flash器件的等效电路示意图；

图3(b)是本发明实施例提供的NOR flash器件的三维结构示意图；

图4为本发明实施例提供的基于NOR flash阵列的逻辑电路实现OR逻辑功能的等效电路图；

图5为本发明实施例提供的基于NOR flash阵列的逻辑电路实现Data transfer和NOT逻辑功能的等效电路图；

图6为本发明实施例提供的基于NOR flash阵列的逻辑电路实现n输入NOR逻辑功能的等效电路图；

在所有附图中，相同的附图标记用来表示相同的元件或者结构，其中：

100为NOR flash器件，10为定值电阻，201为字线译码器，202为位线译码器，203为源线译码器，200为状态控制器，301为字线，302为位线，303为源线，400为NOR flash的漏极，401为NOR flash的源极，402为NOR flash的基底，403为NOR flash的重掺杂区，404为NOR flash的隔离层，405为NOR flash的绝缘层，406为NOR flash的浮栅层，407为NORflash的栅极。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间不构成冲突就可以相互组合。

本发明提供了一种基于NOR flash器件阵列的逻辑电路，如图1所示，包括NORflash阵列以及***电路；所述NOR flash阵列用于实现运算并存储运算结果，所述***电路用于传输数据及控制信号，从而控制NOR flash阵列的运算及存储过程。

***电路包括：状态控制器200、字线译码器201、源线译码器203、位线译码器202、以及定值电阻10，其中：

状态控制器200包括数据输入输出端Data、地址输入端Address、时钟信号输入端CLK、控制信号输入输出端；数据输入输出端Data一方面用于输入计算数据，另一方面用于输出计算结果；地址输入端Address用于输入选定特定器件的地址信息；时钟信号输入端CLK用于输入控制计算时序的时钟信号；控制信号输入输出端用于输入字线译码器201、源线译码器203和位线译码器202的控制信号以及读取计算结果；状态控制器200根据输入的数据、地址信息、时钟信号以及计算结果产生控制信号，或者输出最终的计算结果；

字线译码器201的输入端连接至状态控制器200的控制信号输入输出端，字线译码器201的输出端连接至NOR flash阵列的字线；字线译码器201对状态控制器200产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号通过NOR flash阵列的字线输入到NOR flash器件；

位线译码器202的输入端连接至状态控制器200的控制信号输入输出端，位线译码器202的输出端连接至NOR flash阵列的位线；位线译码器202对状态控制器200产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号通过NOR flash阵列的位线输入到NOR flash器件；

源线译码器203的输入端连接至状态控制器200的控制信号输入输出端，源线译码器203的输出端连接至定值电阻10的一端；源线译码器203对状态控制器200产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号输入到定值电阻的一端，再通过NORflash阵列的源线输入到NOR flash器件；

字线控制信号、位线控制信号以及源线控制信号都共同施加到NOR flash阵列，实现对NOR flash阵列中NOR flash器件状态的控制；

状态控制器200的数据输入输出端Data、地址输入端Address以及时钟信号输入端CLK分别作为计算阵列的数据输入输出端、地址输入端以及时钟信号输入端。

如图2所示，NOR flash阵列，如图2所示，包括以阵列形式排布的NOR flash器件、字线WL(Word Line)、位线BL(Bit Line)以及源线SL(Source Line)；NOR flash器件通过浮栅层中不同的电荷状态实现对信息的存储和处理；位于同一行的NOR flash器件连接至相同的字线，位于同一列的NOR flash器件连接至相同的位线，所有的NOR flash器件的源极共同连接一个定值电阻并与源线相连，通过对字线WL、位线BL以及源线SL施加不同的信号以实现不同的运算并存储运算结果。

NOR flash器件，如图3所示，是一个多端器件，分别与字线301，位线302及源线303相连。图3(a)是NOR flash器件的等效电路示意图，图3(b)是NOR flash器件的三维结构示意图。如图3(b)所示，一个NOR flash器件由漏极400，源极401，栅极407，基底402，重掺杂层403，隔离层404，绝缘层405，浮栅层406构成，其中漏极400与位线302相连，源极401与源线303相连，栅极407与字线301相连。NOR flash器件是通过浮栅层中不同的电荷状态实现对信息的存储和处理，当浮栅层中存储电荷时，NOR flash器件的阈值相对较大，所以在读取过程中处于“OFF”状态，读电流为“0”，我们定义NOR flash器件浮栅层中存储电荷时为逻辑状态“0”；当浮栅层中没有存储电荷时，NOR flash器件的阈值相对较小，所以在读取过程中处于“ON”状态，读电流为“1”，我们定义NOR flash器件浮栅层中没有存储电荷时为逻辑状态“1”；由此我们定义了NOR flash器件的三种操作过程：

写入过程，即将电荷存储到NOR flash器件的浮栅层中，我们定义写入过程中施加在NOR flash器件漏极400，源极401，栅极407和基底402的电压分别为V_pd，V_ps，V_pg以及V_pb，其中，V_ps＝0，V_pb＝0，即源极401和基底402均接地，V_pd和V_pg均为正向电压，即NOR flash器件漏极400和栅极407接正电压；或者，V_pd＝0，V_pb＝0，即漏极400和基底402均接地，V_ps和V_pg均为正向电压，即NOR flash器件源极401和栅极407接正电压，实现电荷存储。

擦除过程，即将存储在NOR flash器件浮栅层中的电荷擦除，我们定义擦除过程中施加在NOR flash器件漏极400，源极401，栅极407和基底402的电压分别为V_ed，V_es，V_eg以及V_eb，其中，V_es，V_eb均不接电压，即源极401和基底402均处于悬空状态，V_eg＝0，V_ed为正向电压，即NOR flash器件栅极407接地，漏极400接正电压；或者，V_es，V_ed均不接电压，即源极401和漏极400均处于悬空状态，V_eb为正向大电压，V_eg为负电压或0，即NOR flash器件栅极407接负电压或接地，基底402接正向大电压，实现电荷擦除。

读取过程，即读取存储在NOR flash器件浮栅层中的电荷状态，我们定义读取过程中施加在NOR flash器件漏极400，源极401，栅极407和基底402的电压分别为V_rd，V_rs，V_rg以及V_rb，其中，V_rs＝0，V_rb＝0，即源极401和基底402均接地，V_rd和V_rg均为正向电压，即NORflash器件漏极400和栅极407接正电压，其中，V_rg<V_pg，V_rd<V_pd，实现电荷读取。

另外需要强调的是写入，擦除和读取过程的操作方法并不单一，还有其他操作方法，可根据具体的逻辑方案进行补充。

一种基于NOR flash阵列的逻辑电路实现OR逻辑运算的操作方法，其特征在于，包括下述步骤：

将NOR flash阵列里面的任意一行中三个NOR flash器件i、j、k全部擦除到逻辑“1”状态；

分别将逻辑信号p和逻辑信号q输入到NOR flash器件i和j当中；

在位线BL_i，BL_j和BL_k分别施加电压V_bi，V_bj，V_bk，在字线WL_i，WL_j和WL_k分别施加电压V_wi，V_wj，V_wk，在源线SL端施加电压V_SL，其中V_bi＝V_bj＝V_bk’，V_wi＝V_wj＝V_rg，V_wk＝V_pg，V_SL>V_bk；

读取NOR flash器件k浮栅层中的电荷状态，实现OR逻辑运算。

图4为本发明实施例提供的基于NOR flash阵列实现OR逻辑的等效电路图；任意选取NOR flash阵列中不同行不同列的三个NOR flash器件即可组成图4所示的等效电路图。其中，输入信号为NOR flash器件i和j中浮栅层中存储的电荷状态，输出信号为NOR flash器件k中浮栅层中存储的电荷状态，有电荷定义为逻辑“0”，无电荷定义为逻辑“1”。

基于NOR flash阵列实现OR逻辑功能的具体操作步骤如下：

首先将NOR flash阵列里面的任意一行中三个NOR flash器件i、j、k全部擦除到逻辑“1”状态；

输入逻辑信号，分别将逻辑信号p和逻辑信号q输入到NOR flash器件i和j当中，逻辑信号p和q可以是逻辑“0”或逻辑“1”，分别以NOR flash器件i和j中浮栅层有无电荷来表示，其中，浮栅层中有电荷定义为逻辑“0”，无电荷定义为逻辑“1”；

在位线BL_i，BL_j和BL_k分别施加电压V_bi，V_bj，V_bk，在字线WL_i，WL_j和WL_k分别施加电压V_wi，V_wj，V_wk，在源线SL端施加电压V_SL，其中V_bi＝V_bj＝V_bk，V_wi＝V_wj＝V_rg，V_wk＝V_pg，V_SL<；V_bk。如果输入信号至少有一个是处于逻辑“1”状态，由NOR flash器件100与定值电阻10的分压可知电路节点111的电压接近于V_bi，此时NOR flash器件k的源极与漏极间的分压非常小，无法完成NOR flash器件k的写入过程，因此NOR flash器件k浮栅层中无法写入电荷，仍然保持在逻辑状态“1”，只有当NOR flash器件i和j的浮栅层都有存储电荷，即输入信号p和输入信号q均为0时，由NOR flash器件100与定值电阻10的分压可知电路节点111的电压接近于V_SL，此时NOR flash器件k的源极与漏极间的分压为V_bk-V_SL，这时可以保证NOR flash器件完成擦除过程，NOR flash器件k浮栅层中的电荷会被擦除，因此输出为“0”；

读取运算结果，即读取NOR flash器件k浮栅层中的电荷状态。

同理，基于相同的计算阵列与逻辑电路，更改逻辑定义或者初始化条件，我们同样可以实现AND和NAND逻辑功能。

图5为本发明实施例提供的基于NOR flash阵列实现data transfer和NOT逻辑功能的等效电路图；任意选取NOR flash阵列中不同行不同列的两个NOR flash器件即可组成图5所示的等效电路图。其中，输入信号为NOR flash器件i浮栅层中存储的电荷状态，输出信号为NOR flash器件k中浮栅层中存储的电荷状态，有电荷定义为逻辑“0”，无电荷定义为逻辑“1”。

基于NOR flash阵列实现data transfer逻辑功能的具体操作步骤如下：

首先将NOR flash阵列里面的任意一行中两个NOR flash器件i、k全部擦除到逻辑“1”状态；

输入逻辑信号，将逻辑信号p输入到NOR flash器件i当中，逻辑信号p可以是逻辑“0”或逻辑“1”，以NOR flash器件i中浮栅层有无电荷来表示，其中，浮栅层中有电荷定义为逻辑“0”，无电荷定义为逻辑“1”；

在位线BL_i和BL_k分别施加电压V_bi，V_bk，在字线WL_i和WL_k分别施加电压V_wi，V_wk，在源线SL端施加电压V_SL。其中V_bi＝V_bk，V_wi＝V_rg，V_wk＝V_pg，V_SL<V_bk。如果输入信号为逻辑“1”，由NOR flash器件100与定值电阻10的分压可知电路节点111的电压接近于V_bi，此时NOR flash器件k的源极与漏极间的分压非常小，无法完成NOR flash器件k的写入过程，因此NORflash器件k浮栅层中无法写入电荷，仍然保持在逻辑状态“1”，只有当NOR flash器件i的浮栅层有存储电荷，即输入信号p为0时，由NOR flash器件100与定值电阻10的分压可知电路节点111的电压接近于V_SL，此时NOR flash器件k的源极与漏极间的分压为V_bk-V_SL，这时可以保证NOR flash器件完成擦除过程，NOR flash器件k浮栅层中的电荷会被擦除，因此输出为“0”；

读取运算结果，即读取NOR flash器件k浮栅层中的电荷状态。

基于NOR flash阵列实现NOT逻辑功能的具体操作步骤如下：

首先将NOR flash阵列里面的任意一行中两个NOR flash器件i、k全部擦除到逻辑“1”状态；

输入逻辑信号，将逻辑信号p输入到NOR flash器件i当中，逻辑信号p可以是逻辑“0”或逻辑“1”，以NOR flash器件i中浮栅层有无电荷来表示，其中，浮栅层中有电荷定义为逻辑“0”，无电荷定义为逻辑“1”；

在位线BL_i和BL_k分别施加电压V_bi，V_bk，在字线WL_i和WL_k分别施加电压V_wi，V_wk，在源线SL端施加电压V_SL，其中V_bi＝V_rb，V_wi＝V_rg，V_wk＝V_pg，V_bk>V_bi，V_bk≈V_SL。如果输入信号是逻辑“1”，由NOR flash器件100与定值电阻10的分压可知电路节点111的电压接近于V_bi，此时NORflash器件k的源极与漏极间的分压为V_bk-V_bi，可以完成NOR flash器件k的写入过程，因此NOR flash器件k浮栅层中可以写入电荷，输出逻辑状态“0”，当NOR flash器件i的浮栅层有存储电荷，即输入信号p为0时，由NOR flash器件100与定值电阻10的分压可知电路节点111的电压接近于V_SL，此时NOR flash器件k的源极与漏极间的分压非常小，这时无法完成NORflash器件k的写入过程，因此NOR flash器件k浮栅层中无法写入电荷，仍然保持在逻辑状态“1”；

读取运算结果，即读取NOR flash器件k浮栅层中的电荷状态。

图6为本发明实施例提供的基于NOR flash阵列实现n输入NOR逻辑功能的等效电路图；任意选取NOR flash阵列中不同行不同列的n+1个NOR flash器件即可组成图6所示的等效电路图。其中，输入信号为NOR flash器件1，2，…，n中浮栅层中存储的电荷状态，输出信号为NOR flash器件n+1中浮栅层中存储的电荷状态，有电荷定义为逻辑“0”，无电荷定义为逻辑“1”。

基于NOR flash阵列实现n输入NOR逻辑功能的具体操作步骤如下：首先将NORflash阵列里面的任意一行中n+1个NOR flash器件1，2，…，n，n+1全部擦除到逻辑“1”状态；

输入逻辑信号，分别将逻辑信号p₁，p₂，…，p_n，p_n+1输入到NOR flash器件1，2，…，n当中；逻辑信号p和q可以是逻辑“0”或逻辑“1”，分别以NOR flash器件1，2，…，n中浮栅层有无电荷来表示，其中，浮栅层中有电荷定义为逻辑“0”，无电荷定义为逻辑“1”；

在位线BL₁，BL₂，…，BL_n分别施加电压V_b1，V_b2，…，V_bn，在字线WL₁，WL₂，…，WL_n分别施加电压V_w1，V_w2，…，V_wn，在源线SL端施加电压V_SL。其中V_b1＝V_b2＝…＝V_bn，V_w1＝V_w2＝…＝V_wn＝V_rg，V_wn+1＝V_pg，V_bn+1>V_b1，V_bn+1≈V_SL，如果输入信号至少有一个是处于逻辑“1”状态，由NORflash器件100与定值电阻10的分压可知电路节点111的电压接近于V_b1，此时NOR flash器n+1的源极与漏极间的分压为V_bn+1-V_b1，可以完成NOR flash器件n+1的写入过程，因此NORflash器件k浮栅层中可以写入电荷，输出逻辑状态“0”，只有当NOR flash器件1，2，…，n的浮栅层都有存储电荷，即输入信号p₁，p₂，…，p_n均为0时，由NOR flash器件100与定值电阻10的分压可知电路节点111的电压接近于V_SL，此时NOR flash器件n+1的源极与漏极间的分压非常小，这时无法完成NOR flash器件n+1的写入过程，因此NOR flash器件n+1浮栅层中无法写入电荷，仍然保持在逻辑状态“1”；

读取运算结果，即读取NOR flash器件n+1浮栅层中的电荷状态。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。