阅读说明：本技术 对地址进行加扰的存储器装置 (Memory device for scrambling address ) 是由 申岘昇 金大正 崔益准 于 2019-06-24 设计创作，主要内容包括：提供了对地址进行加扰的存储器装置。根据示例性实施例,所述存储器装置可包括：存储器单元阵列,包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器,针对输入到行解码器的每个行地址,根据选择信号对行地址的第一位和行地址的第二位进行加扰,从而形成加扰行地址,对加扰行地址进行解码,并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列,包括反熔丝,其中,选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻,并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。(A memory device that scrambles an address is provided. According to an example embodiment, the memory device may include: a memory cell array including a plurality of memory cells connected to a plurality of word lines arranged in a sequential order according to sequential variation of row addresses; a row decoder scrambling first bits of the row address and second bits of the row address according to a selection signal for each row address input to the row decoder to form a scrambled row address, decoding the scrambled row address, and selecting a word line from the plurality of word lines based on the scrambled row address; and an antifuse array comprising antifuses, wherein a logic value of a select signal is programmed to the antifuses. A first word line and a second word line of the plurality of word lines may be adjacent to each other, and a difference between a first value of a row address corresponding to the first word line and a second value of the row address corresponding to the second word line may be a value corresponding to the first bit.)

对地址进行加扰的存储器装置

本申请要求于2018年7月23日提交到韩国知识产权局的第10-2018-0085497号韩国专利申请的优先权，所述韩国专利申请的公开通过引用整体包含于此。

技术领域

本公开涉及一种存储器装置，更具体地讲，涉及一种对地址进行加扰的存储器装置。

背景技术

存储器装置可包括布置在字线和位线的交叉点处的存储器单元。随着存储器装置的容量和集成度增大，字线之间的间隙和位线之间的间隙可减小。在存储器单元是动态随机存取存储器(DRAM)单元的情况下，晶体管的阈值电压可被设置为高，以防止电容器的漏电流。为了导通晶体管，高于电源电压的电压可被施加到字线。当高电压被频繁地施加到彼此相邻的字线时，存储在存储器单元中的数据会发生错误。

由于主机可随机地访问存储器装置，因此主机可频繁地访问彼此相邻的存储器单元。因此，存在对于防止或最小化由于对彼此相邻的存储器单元的频繁访问而可能发生的传输门效应(PGE)、干扰、耦合等的存储器装置的期望。

发明内容

根据示例性实施例，一种存储器装置可包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，针对输入到行解码器的每个行地址，根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。

根据示例性实施例，一种存储器装置包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，被配置为针对输入到行解码器的每个行地址，基于选择信号的状态对行地址的特定位置的位和行地址的另一位置的位进行加扰，从而形成加扰行地址，对加扰行地址进行解码并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。与最初输入的行地址对应的字线不同于与加扰行地址对应的字线，其中，加扰行地址对应于最初输入的行地址，所述多条字线中的第一字线和第二字线彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差为十进制值1。

根据示例性实施例，一种存储器装置可包括：存储器单元阵列，包括连接到第一字线的第一存储器单元，连接到与第一字线相邻的第二字线的第二存储器单元和连接到不与第一字线和第二字线相邻的第三字线的第三存储器单元；命令解码器，接收用于激活第一存储器单元的第一激活命令，接收用于对第一存储器单元进行预充电的第一预充电命令，并接收用于激活第二存储器单元的第二激活命令；以及行解码器，激活与同第一激活命令一起接收的行地址的第一值对应的第一字线，根据第一预充电命令对第一字线进行预充电，并激活与行地址的第三值对应的第三字线，而不是激活与同第二激活命令一起接收的行地址的第二值对应的第二字线。

根据示例性实施例，一种存储器装置可包括：存储器单元阵列，包括连接到根据列地址的依次变化而按先后顺序布置的多条列选择线的多个存储器单元；列解码器，根据选择信号对列地址的第一位和列地址的第二位进行加扰并对加扰列地址进行解码，并且选择列选择线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到反熔丝。与所述多条列选择线中的第一列选择线对应的列地址的第一值和与所述多条列选择线中的第二列选择线对应的列地址的第二值之间的差是与第一位对应的值。

附图说明

图1是示出根据发明构思的实施例的存储器装置的框图。

图2是示出根据一些实施例的图1的存储器单元阵列的框图。

图3是详细示出图2的存储器单元阵列的框图。

图4是示出根据一些实施例的图3的子字线驱动器的框图。

图5是示出根据一些实施例的图1的存储器装置的行解码器的框图。

图6是示出图5的地址加扰器的一个实施例的框图。

图7是示出图5的地址加扰器的另一实施例的框图。

图8是示出根据发明构思的另一实施例的存储器装置的框图。

图9是示出根据一些实施例的图8的存储体的框图。

图10是示出应用了公开的实施例的存储器装置的存储系统的框图。

图11是示出应用了公开的实施例的存储器装置的存储系统的框图。

具体实施方式

图1是示出根据发明构思的实施例的存储器装置的框图。存储器装置1000可包括存储器单元阵列1100、行解码器1200和反熔丝阵列1300。如在此所述，存储器装置1000可以是例如半导体装置，诸如，形成在来自晶片的裸片上的半导体芯片。半导体装置还可表示包括形成在封装基底上并由包封件覆盖的一个或多个半导体芯片的半导体封装件。

存储器单元阵列1100可包括连接到字线WL<0:X>的存储器单元MC。例如，存储器单元MC可以是动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、晶闸管随机存取存储器(TRAM)单元、NAND闪存单元、NOR闪存单元、电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、磁随机存取存储器(MRAM)单元等。下面，假设存储器单元MC是包括连接到字线的一个晶体管和连接到该晶体管的一个电容器的DRAM单元。

连接到字线WL<0:X>中的同一条字线的存储器单元MC可对应于一页。当根据行地址RA<0:R>选择字线WL<0:X>中的一条字线时，连接到被选择的字线的存储器单元可被激活。可对激活的存储器单元MC执行写入操作或读取操作。在写入操作或读取操作完成之后，激活的存储器单元MC可被去激活或预充电。

行解码器1200可对行地址RA<0:R>进行解码，并且可选择字线WL<0:X>。行地址RA<0:R>的范围、字线WL<0:X>的数量和存储器单元MC的数量可基于存储器装置1000的容量、数据输入/输出信号的数量、存储体的数量、页大小等来确定。

行解码器1200可从字线WL<0:X>中选择与行地址RA<0:R>的值(例如，十进制值)对应的字线。当行地址RA<0:R>是“00…00b”时，行解码器1200可选择字线WL<0>。当行地址RA<0:R>是“00…01b”时，行解码器1200可选择字线WL<1>。当行地址RA<0:R>是“00…10b”时，行解码器1200可选择字线WL<2>。行解码器1200可以以上述方式选择剩余的字线WL<3:X>。

存储器单元MC中的晶体管的阈值电压可被设置为高，以减少存储器单元MC的电容器的漏电流。高于电源电压的高电压可用于导通存储器单元MC的晶体管。例如，行解码器1200可通过将高于电源电压的高电压施加到与行地址RA<0:R>的值对应的字线，来选择与行地址RA<0:R>的值对应的字线。在预先确定的延迟之后，行解码器1200可通过将地电压或低于地电压的低电压施加到被选择的字线来对被选择的字线进行去激活或预充电。

在一个实施例中，字线WL<0:X>可根据行地址RA<0:R>的依次变化而按先后顺序布置。“R”和“X”是自然数，“X”是“2^R+1-1”。参照图1，随着行地址RA<0:R>的值增大，字线WL<0:X>的Y坐标值可减小。与图1的示出不同，随着行地址RA<0:R>的值增大，字线WL<0:X>的Y坐标值可增大。在任何情况下，字线WL<0:X>可沿着Y轴按顺序布置。这里，Y轴可垂直于X轴，其中，X轴具有从行解码器1200到存储器单元阵列1100的方向。

例如，与字线WL<0>对应的行地址RA<0:R>(＝00…00b)的值和与字线WL<1>对应的行地址RA<0:R>(＝00…01b)的值之间的差可以是与行地址RA<0:R>的最低有效位(LSB)RA<0>对应的十进制值(例如，2⁰＝1)。与字线WL<1>对应的行地址RA<0:R>(＝00…01b)的值和与字线WL<2>对应的行地址RA<0:R>(＝00…10b)的值之间的差也可以是与行地址RA<0:R>的最低有效位RA<0>对应的十进制值。分别与字线WL<0:X>中的彼此相邻的字线对应的行地址RA<0:R>的值之间的差可以是行地址RA<0:R>的最低有效位RA<0>指示的十进制值(2⁰＝1)。与行地址RA<0:R>的最低有效位RA<0>的第一逻辑值(例如，二进制值“0”)对应的字线可以和与行地址RA<0:R>的最低有效位RA<0>的第二逻辑值(例如，二进制值“1”)对应的字线相邻。

当频繁选择彼此相邻的字线时，在连接到彼此相邻的字线的存储器单元中可能发生传输门效应(PGE)、干扰、耦合等。由于上述现象，存储在存储器单元中的数据可能发生错误。为了避免这种情况，存储器装置1000可对行地址RA<0:R>进行加扰，并且可防止传输门效应(PGE)、干扰、耦合等。

行解码器1200可包括地址加扰器1210。地址加扰器1210可以是被配置为根据(或响应于)选择信号SEL(例如，基于选择信号的值或状态)来对行地址RA<0:R>的第一位和第二位进行加扰的电路，并且可生成加扰行地址SRA<0:R>。第一位是行地址RA<0:R>的最低有效位RA<0>，第二位可以是行地址RA<0:R>中的最低有效位RA<0>的较高位(RA<1:R>中的任意位)。

加扰行地址SRA<0:R>的与行地址RA<0:R>的第一位的位置对应的位可具有行地址RA<0:R>的第二位的值。加扰行地址SRA<0:R>的与行地址RA<0:R>的第二位的位置对应的位可具有行地址RA<0:R>的第一位的值。行解码器1200可对加扰行地址SRA<0:R>而不是行地址RA<0:R>进行解码，并且可选择字线WL<0:X>中的至少一条字线。以这种方式，在一些实施例中，加扰行地址SRA<0:R>具有相对于行地址RA<0:R>彼此交换的两个位。

例如，在一个实施例中，如果假设将被加扰或交换的第一位是行地址RA<0:R>的最低有效位RA<0>，并且将被加扰或交换的第二位是行地址RA<0:R>的第四位RA<3>，则在与字线WL<0>对应的行地址RA<0:R>(＝00…0000b)和与字线WL<1>对应的行地址RA<0:R>(＝00…0001b)被依次输入到行解码器1200的情况下，地址加扰器1210可生成加扰行地址SRA<0:R>(＝00…0000b)和加扰行地址SRA<0:R>(＝00…1000b)。当将被加扰或交换的第一位和第二位彼此相同时，即使执行加扰操作，行地址RA<0:R>和加扰行地址SRA<0:R>也可彼此相同。

行解码器1200可选择与加扰行地址SRA<0:R>(＝00…0000b)对应的字线WL<0>，然后可选择与加扰行地址SRA<0:R>(＝00…1000b)对应的字线WL<8>而不是与行地址RA<0:R>(＝00…0001b)对应的字线WL<1>。尽管行解码器1200接收到与彼此相邻的字线对应的行地址，但是行解码器1200可对行地址进行加扰并且可选择彼此不相邻的字线。

反熔丝阵列1300可包括沿着X轴和Y轴布置的反熔丝的阵列(未示出)。反熔丝阵列1300可包括反熔丝，其中，选择信号SEL的逻辑值被编程到该反熔丝。反熔丝可通过电信号而击穿。例如，反熔丝可通过电信号从高电阻状态改变为低电阻状态。反熔丝可以是非易失性存储器或一次性可编程(OTP)存储器。

关于存储器装置1000的信息可被编程到反熔丝阵列1300。例如，在与选择信号SEL对应的反熔丝被编程的情况下，选择信号SEL的逻辑值可被改变。当然，除了选择信号SEL的逻辑值之外，关于存储器装置1000的任何其它信息还可被编程到反熔丝阵列1300。针对存储器单元阵列1100，失效行地址、失效列地址、内部电压的微调信息等也可被编程到反熔丝阵列1300。选择信号SEL的逻辑值可被提供给地址加扰器1210。在一个实施例中，在与选择信号SEL对应的反熔丝未被编程(例如，处于第一状态)的情况下，地址加扰器1210不对行地址RA<0:R>进行加扰。在这种情况下，行地址RA<0:R>和加扰行地址SRA<0:R>彼此相同。在与选择信号SEL对应的反熔丝被编程(例如，处于第二状态)的情况下，地址加扰器1210对行地址RA<0:R>进行加扰，并且可生成可与行地址RA<0:R>相同或不同的加扰行地址SRA<0:R>。

在一个实施例中，在由测试设备(例如，自动测试设备(ATE))执行的晶片测试步骤、封装测试步骤和模块测试步骤期间，与选择信号SEL对应的反熔丝不被编程。测试设备可不对与选择信号SEL对应的反熔丝进行编程，使得存储器装置1000不对地址进行加扰，可根据用于检测并屏蔽存在于存储器装置1000中的故障的测试程序(或测试模式)来选择存储器装置1000中的彼此相邻的字线，并且可访问彼此相邻的存储器单元。在执行晶片测试步骤、封装测试步骤和模块测试步骤之后，测试设备可对与选择信号SEL对应的反熔丝进行编程。例如，在存储器装置1000被封装并被安装在模块上并且模块测试完成之后，选择信号SEL的逻辑值可被编程到反熔丝。是否对与选择信号SEL对应的反熔丝进行编程的决定可取决于测试结果。例如，指示相邻字线的一个或多个错误的测试结果可导致对反熔丝进行编程以改变选择信号SEL的逻辑值，而指示无错误或低于一定量的错误的测试结果可导致不对反熔丝进行编程。

在这里的一些描述中，地址的不同位可被称为位置位。例如，第一位置位可表示最低有效位，第二位置位可表示与最低有效位紧邻的次最低有效位等。因此，在一个示例中，对于具有16位的地址，第十六位置位将表示最高有效位。地址之内的不同组的位可被称为较低位置的位和较高位置的位。因此，在一些实施例中，特定位置的位可与另一位置的位进行加扰或交换(例如，第一位置位可与第四位置位交换，使得原始地址中的第一位置位的值变为加扰地址中的第四位置位的值，原始地址中的第四位置位的值变为加扰地址中的第一位置位的值)。结果，与最初输入的行地址对应的字线可不同于与加扰行地址对应的字线，其中，加扰行地址对应于最初输入的行地址。

图2是示出图1的存储器单元阵列的框图。将参照图1来描述图2。存储器单元阵列1100可包括子存储器单元阵列1111至1116、子字线驱动器(SWD)1121至1128、位线感测放大器(BLSA)1131至1139以及连接(CJT)1141至1152。

子存储器单元阵列1111至1116中的每个可包括连接到字线和位线的存储器单元。存储器单元阵列1100的存储器单元可被划分为子存储器单元阵列。例如，沿着X轴布置的子存储器单元阵列的数量可基于一个存储体的容量、数据输入/输出信号的数量、页大小等来确定。

子字线驱动器1121至1128可沿着X轴***在子存储器单元阵列1111至1116之间。子字线驱动器1121和1122可沿着X轴设置在子存储器单元阵列1111的左侧和右侧。剩余的子字线驱动器1123至1128可以以上述方式来布置。

各个子字线驱动器1121至1128可从行解码器1200接收第一解码信号PXI<0:7>和第二解码信号NWEIB<0:S>，并且可选择并驱动布置在各个子存储器单元阵列1111至1116中的字线。第一解码信号PXI<0:7>和第二解码信号NWEIB<0:S>可以是在行解码器1200处对行地址RA<0:R>进行解码的结果。例如，行解码器1200可对较低行地址RA<0:2>进行解码，并且可生成第一解码信号PXI<0:7>。行解码器1200可对较高行地址RA<3:R>进行解码，并且可生成第二解码信号NWEIB<0:S>。这里，较低行地址RA<0:2>的位数、第一解码信号PXI<0:7>的数量、较高行地址RA<3:R>的位数以及第二解码信号NWEIB<0:S>的数量仅是示例。

子字线驱动器1121和1125可在X轴方向上将高电压或低电压施加到子存储器单元阵列1111和1114的字线。剩余子字线驱动器1122至1124和1126至1128中的每个可选择两个子存储器单元阵列的字线，而子字线驱动器1121和1125可选择一个子存储器单元阵列的字线。子字线驱动器1121和1125可在X轴方向上最靠近行解码器1200。在X轴方向上距行解码器1200最远距离的子字线驱动器(未示出)可选择一个子存储器单元阵列的字线。子字线驱动器1122可在X轴方向上(例如，在沿着X轴的第一方向上)将高电压或低电压施加到子存储器单元阵列1112的字线，并且可在与X轴方向相反的方向上(例如，在沿着X轴的与第一方向相反的第二方向上)将高电压或低电压施加到子存储器单元阵列1111的字线。子字线驱动器1122可选择相邻的子存储器单元阵列1111和1112的字线。剩余子字线驱动器1123、1124和1126至1128的操作可类似于子字线驱动器1122的操作。

当存储器单元被划分为子存储器单元阵列1111至1113时，图1中示出的字线WL<0>可被物理地划分为子存储器单元阵列1111至1113的多条字线WL<0>。物理地划分的多条字线WL<0>可具有相同的Y坐标值并且可逻辑地对应于相同的行地址RA<0:R>(＝00…00b)。当行解码器1200接收到与字线WL<0>对应的行地址RA<0:R>(＝00…00b)时，子字线驱动器1121可选择子存储器单元阵列1111的字线WL<0>，并且子字线驱动器1123可选择子存储器单元阵列1112和1113的字线WL<0>。根据以上方案，由于多条字线被子字线驱动器1121至1128同时驱动，因此可减少对图1中示出的一条字线进行激活和去激活所花费的时间(例如，字线电压从低电压转变到高电压所花费的时间或者字线电压从高电压转变到低电压所花费的时间)。

沿着X轴布置的所有子字线驱动器1121至1124与组群(mat)MAT<0>一起可接收组群MAT<0>的第二解码信号NWEIB<0:S>。子字线驱动器1121和1123可接收组群MAT<0>的第一解码信号PXI<0>、PXI<2>、PXI<4>和PXI<6>。子字线驱动器1122和1124可接收组群MAT<0>的第一解码信号PXI<1>、PXI<3>、PXI<5>和PXI<7>。子字线驱动器1121和1123可选择组群MAT<0>的偶数编号字线WL<i>(i＝0，2，4，6，…)，子字线驱动器1122和1124可选择组群MAT<0>的奇数编号字线WL<j>(j＝1，3，5，7，…)。

与图2的示出不同，子字线驱动器1121和1123可接收组群MAT<0>的第一解码信号PXI<1>、PXI<3>、PXI<5>和PXI<7>，子字线驱动器1122和1124可接收组群MAT<0>的第一解码信号PXI<0>、PXI<2>、PXI<4>和PXI<6>。在这种情况下，子字线驱动器1121和1123可选择组群MAT<0>的奇数编号字线WL<j>(j＝1，3，5，7，…)，子字线驱动器1122和1124可选择组群MAT<0>的偶数编号字线WL<i>(i＝0，2，4，6，…)。

沿着X轴布置的所有子字线驱动器1125至1128与组群MAT<1>一起可接收组群MAT<1>的第二解码信号NWEIB<0:S>。此外，子字线驱动器1125至1128可接收组群MAT<1>的第一解码信号PXI<0:7>。子字线驱动器1125至1128的操作可类似于子字线驱动器1121至1124的操作。

位线感测放大器1131至1139可沿着Y轴***在子存储器单元阵列1111至1116之间。位线感测放大器1131可沿着Y轴设置在子存储器单元阵列1111的上侧(或下侧)(例如，在子存储器单元阵列1111的沿着Y轴的第一侧)，位线感测放大器1134可沿着Y轴设置在子存储器单元阵列1111的下侧(或上侧)(例如，在子存储器单元阵列1111的沿着Y轴的与第一侧相对的第二侧)。剩余的位线感测放大器1132至1139也可以以上述方式布置。位线感测放大器1131至1139的数量不限于图2中示出的数量。存储器单元阵列1100可包括设置在每个子存储器单元阵列的在Y轴方向上的相对侧上的位线感测放大器。沿着Y轴设置在组群MAT<0>的相对侧上的位线感测放大器1131至1136可用于感测相邻组群的被选择的存储器单元的数据。沿着Y轴设置在组群MAT<1>的相对侧上的位线感测放大器1134至1139可用于感测相邻组群的被选择的存储器单元的数据。位线感测放大器1134至1136可用于感测存储在组群MAT<0>或MAT<1>中的数据。

存储器单元阵列1100的存储器单元可针对布置位线感测放大器1131至1139的区域而被划分为组群MAT<0>和MAT<1>。在图2中，示例被示出为沿着Y轴布置两个组群MAT<0>和MAT<1>，但是组群的数量不限于此。如在此所述，组群表示存储器单元阵列的组或子存储器单元阵列的组(例如，在图2中，沿着X轴布置的子存储器单元阵列的组)。

位线的电容可根据在一个组群中沿着Y轴布置的字线的数量来确定。随着一个组群中的字线的数量减少，位线的电容可减小，因此，位线感测放大器1131至1139可更容易地感测存储器单元的数据。相反，由于一个组群中的字线的数量减少，沿着Y轴布置的组群的数量和在沿着Y轴布置的组群之间***的位线感测放大器的数量会增加。因此，存储器装置1000的面积会增大。将沿着Y轴布置的组群的数量可基于行地址RA<0:R>的范围、一个存储体的容量、数据输入/输出信号的数量、页大小、存储器单元的电容器、位线的电容、存储器装置1000的面积等来确定。

将第一解码信号PXI<0:7>提供给子字线驱动器1121至1128的电路可被设置在组群MAT<0>和MAT<1>的各个连接1141至1152处。设置在连接1141处的电路可从行解码器1200接收并放大第一解码信号PXI<0>和PXI<2>。第一解码信号PXID<0>和PXID<2>以及PXIB<0>和PXIB<2>可以是通过在设置在连接1141处的电路处对第一解码信号PXI<0>和PXI<2>进行放大而获得的信号。第一解码信号PXIB<0>和PXIB<2>可以是第一解码信号PXI<0>和PXI<2>的反转信号。设置在剩余连接1142至1152处的电路的操作可类似于设置在连接1141处的电路的操作。

设置在连接1141处的电路可在与Y轴方向相反的方向上(例如，在沿着Y轴的第一方向上)将组群MAT<0>的第一解码信号PXID<0>和PXID<2>以及PXIB<0>和PXIB<2>提供给子字线驱动器1121。设置在连接1145处的电路可在Y轴方向上(例如，在沿着Y轴的与第一方向相反的第二方向上)将组群MAT<0>的第一解码信号PXID<4>和PXID<6>以及PXIB<4>和PXIB<6>提供给子字线驱动器1121。设置在连接1142处的电路可在与Y轴方向相反的方向上(例如，在沿着Y轴的第一方向上)将组群MAT<0>的第一解码信号PXID<1>和PXID<3>以及PXIB<1>和PXIB<3>提供给子字线驱动器1122。设置在连接1146处的电路可在Y轴方向上(例如，在沿着Y轴的与第一方向相反的第二方向上)将组群MAT<0>的第一解码信号PXID<5>和PXID<7>以及PXIB<5>和PXIB<7>提供给子字线驱动器1122。诸如“第一”、“第二”等的术语可在此用作命名约定，以将两个项、方向或其它值彼此区分开，并且除非上下文另有指示，否则不一定表示顺序。因此，在说明书的一部分或权利要求书中被描述为“第一”或“第二”的项、方向或值不一定表示特定的先前提及的“第一”或“第二”项、方向或值。

设置在连接1145处的电路还可在与Y轴方向相反的方向上将组群MAT<1>的第一解码信号PXID<0>和PXID<2>以及PXIB<0>和PXIB<2>提供给子字线驱动器1125。设置在连接1146处的电路还可在与Y轴方向相反的方向上将组群MAT<1>的第一解码信号PXID<1>和PXID<3>以及PXIB<1>和PXIB<3>提供给子字线驱动器1126。设置在剩余连接1143、1144和1147至1152处的电路的操作可类似于设置在连接1141、1142、1145和1146处的电路的操作。设置在连接1141至1152处的电路从行解码器1200接收的第一解码信号PXI<0:7>以及所述电路提供的第一解码信号PXID<0:7>和PXIB<0:7>不限于图2的示出。用于向位线感测放大器1131至1139提供电源电压的电路、用于对位线感测放大器1131至1139进行预充电的电路等还可被设置在各个连接1141至1152中。

图3是详细示出图2的存储器单元阵列的框图。在图3中，作为示例仅示出子存储器单元阵列1111、子字线驱动器1121和1122以及位线感测放大器1131和1134。

如上所述，子字线驱动器1121和1122可选择子存储器单元阵列1111的字线。接收第一解码信号PXID<0>和PXIB<0>以及第二解码信号NWEIB<0>的子字线驱动器1121_1可选择字线WL<0>。接收第一解码信号PXID<1>和PXIB<1>以及第二解码信号NWEIB<0>的子字线驱动器1122_1可选择字线WL<1>。剩余子字线驱动器的操作可与上述操作相同。子字线驱动器1121可在X轴方向上(例如，在沿着X轴的第一方向上)将高电压或低电压施加到偶数编号字线WL<0>、WL<2>、WL<4>、WL<6>和WL<8>，子字线驱动器1122可在与X轴方向相反的方向上(例如，在与沿着X轴的第一方向相反的第二方向上)将高电压或低电压施加到奇数编号字线WL<1>、WL<3>、WL<5>、WL<7>和WL<9>。子字线驱动器1121和1122可接收并共享相同的第二解码信号NWEIB<0>。

图3中仅示出了10条字线WL<0:9>和两个第二解码信号NWEIB<0:1>，但是字线的数量和第二解码信号的数量不限于图3的示出。第二解码信号NWEIB<0:S>的数量可以是“(S+1)”，字线的数量可以是“(S+1)×8”。这里，“8”是第一解码信号PXI<0:7>的数量，并且是示例性的值。包括在子字线驱动器1121和1122中的子字线驱动器的数量可与字线的数量相同。

子存储器单元阵列1111的位线BL<0:9>可沿着X轴布置。位线感测放大器1131可分别连接到奇数编号位线BL<1>、BL<3>、BL<5>、BL<7>和BL<9>。位线感测放大器1134可分别连接到偶数编号位线BL<0>、BL<2>、BL<4>、BL<6>和BL<8>。连接到位线BL<0>的位线感测放大器可感测连接到被选择的字线和位线BL<0>的存储器单元的数据。连接到位线BL<0>的位线感测放大器可对图2的子存储器单元阵列1114中的反位线(未示出)的电压与位线BL<0>的电压之间的差进行放大。位线感测放大器1131和1134中的剩余的位线感测放大器的操作可与上述操作相同。

包括在位线感测放大器1131和1134中的位线感测放大器的数量不限于图3中的示出。包括在位线感测放大器1131和1134中的位线感测放大器的数量可与布置在子存储器单元阵列1111中并连接到一条字线的存储器单元的数量相同(即，与一个组群中的沿X轴布置的位线的数量相同)。一个组群中的位线的数量可基于列地址的范围、一个存储体的容量、数据输入/输出信号的数量、页大小、存储器装置1000的面积等来确定。

图4是示出图3的子字线驱动器的框图。子字线驱动器1121_1可包括第一晶体管MN1、第二晶体管MN2和第三晶体管MP3。图2和图3中示出的剩余子字线驱动器可被实现为与图4的子字线驱动器1121_1相同。

第一晶体管MN1可作为NMOS晶体管根据第二解码信号NWEIB连接字线WL和地电压，或者可连接字线WL和低于地电压的电压。第一晶体管MN1可根据第二解码信号NWEIB将字线WL驱动到低电压。第二晶体管MN2可作为NMOS晶体管根据第一解码信号PXIB连接字线WL和地电压，或者可连接字线WL和低于地电压的电压。第二晶体管MN2可根据第一解码信号PXIB将字线WL驱动到低电压。第三晶体管MP3可作为PMOS晶体管根据第二解码信号NWEIB连接字线WL和第一解码信号PXID。第三晶体管MP3可根据第二解码信号NWEIB将字线WL驱动到高电压(例如，高于电源电压的电压)。

图4的第一解码信号PXID和PXIB是第一解码信号PXID<0:7>和PXIB<0:7>中的一对信号，第二解码信号NWEIB是图2的第二解码信号NWEIB<0:S>中的一个。子字线驱动器1121_1可通过电源端接收第一解码信号PXID，并且可通过输入端接收第二解码信号NWEIB。

图5是示出图1的存储器装置的行解码器的框图。将参照图1至图4来描述图5。第一解码信号PXI<0:7>在图5中被示出为在组群之上设置，但是第一解码信号PXI<0:7>可如图3中所示设置。除了地址加扰器1210之外，行解码器1200还可包括第一预解码器1220以及第二预解码器1231至1233。如上所述，地址加扰器1210可对行地址RA<0:R>进行加扰并且可生成加扰行地址SRA<0:R>。

第一预解码器1220可对加扰行地址SRA<0:R>进行解码。第一预解码器1220可将加扰行地址SRA<0:R>的解码结果提供给第二预解码器1231至1233。第一预解码器1220可对加扰行地址SRA<0:R>的所有位进行解码并且可选择字线。然而，除了选择与加扰行地址SRA<0:R>对应的字线之外，第一预解码器1220还可从第二解码信号NWEIB<0:S>中选择被提供给驱动该字线的子字线驱动器的输入端的一个第二解码信号以及包括该字线的组群。

详细地，第一预解码器1220可不对加扰行地址SRA<0:R>的所有位进行解码，而是仅对加扰行地址SRA<0:R>的较高位进行解码，并且可选择第二预解码器1231至1233中的一个。第一预解码器1220可选择与加扰行地址SRA<0:R>对应的字线所在的组群。例如，第一预解码器1220可对加扰行地址SRA<0:R>的位SRA<3>和该位SRA<3>的较高位进行解码，并且可选择第二解码信号NWEIB<0:S>中的一个。第一预解码器1220可对加扰行地址SRA<0:R>的最低有效位SRA<0>和包括该最低有效位SRA<0>的较低位的组中的较高位SRA<1:2>进行解码，并且可选择第一解码信号PXI<0:7>中的一个。这里，第一解码信号PXI<0:7>的数量和用于对第一解码信号PXI<0:7>进行解码或进行选择的位SRA<0:2>的数量是示例。

第二预解码器1231至1233中的每个可基于加扰行地址SRA<0:R>的解码结果来生成第一解码信号PXI<0:7>和第二解码信号NWEIB<0:S>。第二预解码器1231可与存储器单元阵列1100的组群MAT<0>一起沿着X轴设置并设置在行解码器1200内，并且可将第一解码信号PXI<0:7>和第二解码信号NWEIB<0:S>提供给该组群MAT<0>。剩余预解码器1232和1233的操作和放置可与第二预解码器1231的操作和放置相同。第二预解码器1231至1233的数量可与存储器单元阵列1100内沿着Y轴布置的组群的数量相同。在图5中，“T”是比存储器单元阵列1100内沿着Y轴布置的组群的数量小1的自然数。

图6是示出图5的地址加扰器的一个实施例的框图。将参照图1至图5来描述图6。地址加扰器1210a可包括第一复用器(MUX1)1211a和第二复用器(MUX2)1212a。第一复用器1211a可根据选择信号SEL而输出行地址RA<0:R>的第一位RA<0>和第二位RA<N>中的一个。第二复用器1212a可根据选择信号SEL而输出行地址RA<0:R>的第二位RA<N>和第一位RA<0>中的一个。在与选择信号SEL对应的反熔丝被编程的情况下，第一复用器1211a可输出第二位RA<N>而不是第一位RA<0>，第二复用器1212a可输出第一位RA<0>而不是第二位RA<N>。加扰行地址SRA<0:R>可包括分别从第一复用器1211a和第二复用器1212a输出的位SRA<0>和SRA<N>。因此，位SRA<0>和位SRA<N>在加扰行地址SRA<0:R>中与行地址RA<0:R>相比可交换。

与第一位RA<0>加扰的第二位RA<N>可以是行地址RA<1:R>的任意位。在一个实施例中，行解码器1200可对加扰行地址SRA<0:R>的与第二位RA<N>相同的最低有效位SRA<0>和较高位SRA<1:2>进行解码，并且可生成第一解码信号PXI<0:7>。行解码器1200可对加扰行地址SRA<0:R>的与第一位RA<0>相同的位SRA<N>和较高位进行解码，并且可生成第二解码信号NWEIB<0:S>。所述位SRA<N>和所述较高位可不用于生成第一解码信号PXI<0:7>。尽管用于选择彼此相邻的字线的行地址被输入到行解码器1200，但是与被地址加扰器1210a加扰的行地址对应的字线可彼此不相邻。例如，随着第二位RA<N>的“N”增大，被选择的字线的位置之间的差可增大。行解码器1200可对第二解码信号NWEIB<0:S>以及字线进行加扰。行解码器1200可对加扰行地址SRA<0:R>的与第一位RA<0>相同的位SRA<N>和较高位进行解码，并且可选择组群MAT<0:T>。在这种情况下，行解码器1200不仅可防止彼此相邻的字线被访问，而且行解码器1200也可防止彼此相邻的组群被访问。行解码器1200可对组群以及字线进行加扰。

图7是示出图5的地址加扰器的另一实施例的框图。将参照图1至图6来描述图7。地址加扰器1210b可包括第一复用器(MUX1)1211b、第二复用器(MUX2)1212b、第三复用器(MUX3)1213b和第四复用器(MUX4)1214b。

第一复用器1211b可根据选择信号SEL而输出行地址RA<0:R>的第一位RA<0>和第四位RA<K>中的一个。第二复用器1212b可根据选择信号SEL而输出行地址RA<0:R>的第三位RA<J>和第二位RA<I>中的一个。第三复用器1213b可根据选择信号SEL而输出行地址RA<0:R>的第二位RA<I>和第三位RA<J>中的一个。第四复用器1214a可根据选择信号SEL而输出行地址RA<0:R>的第四位RA<K>和第一位RA<0>中的一个。在与选择信号SEL对应的反熔丝被编程(例如，处于第一状态)的情况下，第一复用器1211b可输出第四位RA<K>而不是第一位RA<0>。第二复用器1212b可输出第三位RA<J>而不是第二位RA<I>。第三复用器1213b可输出第二位RA<I>而不是第三位RA<J>。第四复用器1214b可输出第一位RA<0>而不是第四位RA<K>。加扰行地址SRA<0:R>可包括分别从第一复用器1211b至第四复用器1214b输出的位SRA<0>、SRA<I>、SRA<J>和SRA<K>。

在一个实施例中，与第一位RA<0>加扰的第四位RA<K>可以是行地址RA<1:R>的任意位。此外，第二位RA<I>和第三位RA<J>中的每个可以是行地址RA<1:R>的任意位。这里，作为自然数的“I”、“J”和“K”可彼此不同。在与选择信号SEL对应的反熔丝未被编程(例如，处于第二状态)的情况下，加扰行地址SRA<0:R>可包括与行地址RA<0:R>相同的排序的位，使得第一复用器1211b输出第一位RA<0>，第二复用器1212b输出第二位RA<I>，第三复用器1213b输出第三位RA<J>，并且第四复用器1214b输出第四位RA<K>。

图8是示出根据发明构思的另一实施例的存储器装置的框图。存储器装置2000可包括存储体2100、行解码器2200、反熔丝阵列2300、列解码器2400、时钟缓冲器2510、命令缓冲器2520、地址缓冲器2530、数据输入/输出缓冲器2540、命令解码器2600、地址解复用器2700、解串器2810、串行器2820以及写入驱动器和输入/输出感测放大器(WTDRV&IOSA)2830。

存储体2100可与参照图1至图3和图5描述的存储器单元阵列1100相同。存储体的数量不限于图8的示出，并且可根据存储器装置2000的容量、协议等来确定。随着存储体的数量增加，存储器装置2000的可访问性可被提高。

行解码器2200可与参照图1和图5至图7描述的行解码器1200相同。行解码器2200可从命令解码器2600接收行控制信号R_CTRL并且可基于行控制信号R_CTRL来选择字线WL。当激活命令、刷新命令等被输入到存储器装置2000时，行解码器2200可选择字线WL中的至少一条。当预充电命令被输入到存储器装置2000时，行解码器2200可对被选择的字线进行预充电。行解码器2200可包括地址加扰器2210。地址加扰器2210可与参照图1和图5至图7描述的地址加扰器1210、1210a和1210b中的任何一个相同。反熔丝阵列2300可以是参照图1描述的反熔丝阵列1300。

列解码器2400可对列地址CA<0:C>进行解码，并且可选择列选择线CSL。列地址CA<0:C>的范围和列选择线CSL的数量可基于存储器装置2000的容量、数据输入/输出信号的数量、存储体2100的数量、页大小等来确定。在图8中，示例被示出为列选择线CSL和字线WL彼此平行，但是列选择线CSL可被布置为垂直于字线WL。

如行解码器2200中那样，列解码器2400可包括地址加扰器2410。除了接收列地址CA<0:C>之外，地址加扰器2410的操作可类似于行解码器2200的地址加扰器2210的操作。在一个实施例中，参照图8，地址加扰器2410可接收行解码器2200的地址加扰器2210接收的选择信号SEL。在另一实施例中，地址加扰器2410可接收与行解码器2200的地址加扰器2210接收的选择信号SEL不同的选择信号。在这种情况下，反熔丝阵列2300还可包括这样的反熔丝：提供给地址加扰器2410的所述不同的选择信号的逻辑值被编程到该反熔丝。在与所述不同的选择信号对应的反熔丝被编程的情况下，地址加扰器2410可对列地址CA<0:C>进行加扰并且可生成与列地址CA<0:C>相同或不同的加扰列地址SCA<0:C>。

时钟缓冲器2510可作为接收时钟信号CK的接收器(RX)而进行操作。存储器装置2000可基于时钟信号CK而作为同步动态随机存取存储器(SDRAM)来操作。时钟缓冲器2510可将接收到的时钟信号CK提供给存储器装置2000的内部组件。

命令缓冲器2520可作为接收命令信号CMD的接收器进行操作。命令缓冲器2520可在时钟信号CK的上升沿或下降沿对命令信号CMD进行采样。命令缓冲器2520可将被采样的命令信号提供给命令解码器2600。命令信号CMD的数量和命令缓冲器2520的数量可依据存储器装置2000的协议预先定义。

地址缓冲器2530可作为接收地址信号ADD的接收器进行操作。地址缓冲器2530可在时钟信号CK的上升沿或下降沿对地址信号ADD进行采样。地址缓冲器2530可将采样的地址信号提供给地址解复用器2700。地址缓冲器2530可将采样的地址信号中的与命令对应的信号提供给命令解码器2600。地址信号ADD的数量和地址缓冲器2530的数量可依据存储器装置2000的协议和容量预先定义。

在图8中，示例被示出为命令缓冲器2520和地址缓冲器2530被分离。与图8的示出不同，存储器装置2000可接收命令/地址(C/A)信号，并且可包括接收C/A信号的C/A缓冲器，其中，命令/地址(C/A)信号可包括命令和地址二者。在任何情况下，存储器装置2000可从外部接收命令和地址。

数据输入/输出缓冲器2540可作为接收数据输入/输出信号DQ的接收器进行操作。数据输入/输出缓冲器2540可通过在数据选通信号DQS的上升沿或下降沿处对数据输入/输出信号DQ进行采样来输出写入数据。数据输入/输出缓冲器2540可将写入数据提供给解串器2810。数据输入/输出缓冲器2540可从串行器2820接收读取数据。数据输入/输出缓冲器2540可与数据选通信号DQS同步地输出包括读取数据的数据输入/输出信号DQ。数据输入/输出信号DQ和数据输入/输出缓冲器2540的数量可依据存储器装置2000的协议预先定义。随着数据输入/输出信号DQ和数据输入/输出缓冲器2540的数量增加，存储器装置2000的带宽可增大。尽管图8中未示出，但是存储器装置2000还可包括接收或输出数据选通信号DQS的数据选通缓冲器。

命令解码器2600可从命令缓冲器2520和地址缓冲器2530接收命令并对命令进行解码。例如，命令解码器2600可接收激活命令、写入命令、读取命令、预充电命令、刷新命令等。命令解码器2600可对激活命令进行解码并且可将行控制信号R_CTRL提供给行解码器2200。命令解码器2600可控制地址解复用器2700，使得地址解复用器2700将与激活命令一起接收的地址作为行地址RA<0:R>发送到行解码器2200。命令解码器2600可对预充电命令进行解码并且可将行控制信号R_CTRL提供给行解码器2200。

在一个实施例中，命令解码器2600可接收用于激活存储体2100的第一存储器单元的第一激活命令，可接收用于对第一存储器单元进行预充电的预充电命令，并且可接收用于激活存储体2100的第二存储器单元的第二激活命令。这里，连接到第一存储器单元的第一字线和连接到第二存储器单元的第二字线可彼此相邻。行解码器2200可激活与第一激活命令一起接收的行地址RA<0:R>的第一值(十进制值)所对应的第一字线，并且可根据第一预充电命令对第一字线进行预充电。对字线进行激活和预充电的操作表示将高电压施加到字线然后将低电压施加到字线的操作。然后，行解码器2200可通过使用地址加扰器2210来激活与行地址RA<0:R>的第三值对应的第三字线，而不是激活与第二激活命令一起接收的行地址RA<0:R>的第二值所对应的第二字线。这里，第三字线可不与第一字线和第二字线相邻，并且可位于存储体2100之内。

例如，至少一条字线和连接到所述至少一条字线的存储器单元可被***在第一字线和第二字线中的任意一条字线与第三字线之间。又例如，参照图2描述的位线感测放大器1131至1139可被***在第一字线和第二字线中的任意一条字线与第三字线与之间。在包括第一字线和第二字线的组群与包括第三字线的组群相邻的情况下，***在第三字线与第一字线和第二字线中的任意一条字线之间的位线感测放大器可感测连接到第一字线至第三字线的存储器单元的数据。相反，在包括第一字线和第二字线的组群与包括第三字线的组群不相邻的情况下，可感测连接到第一字线和第二字线的存储器单元的数据的位线感测放大器可不感测连接到第三字线的存储器单元的数据。

行解码器2200可对行地址RA<0:R>的第一值和行地址RA<0:R>的第二值进行加扰。如上所述，在将被加扰的位的值彼此相同的情况下，即使加扰操作被执行，行地址RA<0:R>的值也可能不被改变。因此，尽管行地址RA<0:R>的第一值和行地址RA<0:R>的第二值可被交换，但是由于这些值相同，因此行地址RA<0:R>的值不改变。在以上范例中，行地址RA<0:R>的第一值可未通过行解码器2200的加扰操作而被改变。行地址RA<0:R>的第二值可通过行解码器2200的加扰操作而被改变为第三值。尽管输入了用于激活相邻字线的第一激活命令和第二激活命令，但是行解码器2200可通过加扰操作来激活彼此不相邻的字线。

命令解码器2600可对刷新命令进行解码并且可将行控制信号R_CTRL提供给行解码器2200。命令解码器2600可对刷新命令进行解码并且可向行解码器2200提供根据刷新命令在存储器装置2000内生成的刷新行地址。存储器装置2000可包括地址计数器(未示出)，其中，每当刷新命令被接收到时，地址计数器就内部地生成刷新行地址。行解码器2200的地址加扰器2210可对从外部接收的行地址RA<0:R>和刷新行地址二者进行加扰。由于刷新操作表示在预先确定的刷新周期内至少一次或多次选择存储器装置2000的所有字线的操作，因此行解码器2200可类似地处理激活命令和刷新命令。行解码器2200可对输入行地址进行加扰，而不管激活命令或刷新命令。

在一个实施例中，命令解码器2600可接收用于刷新存储体2100的第一刷新命令和第二刷新命令。第二刷新命令可在第一刷新命令被输入并且刷新周期时间过去之后被输入。行解码器2200可对基于第一刷新命令生成的第一刷新行地址进行加扰，并且可激活并预充电与加扰的行地址对应的第一字线。行解码器2200可对基于第二刷新命令生成的第二刷新行地址进行加扰，并且可激活并预充电与加扰的行地址对应的第三字线，而不是与第一字线相邻的第二字线。行解码器2200可根据刷新命令来选择彼此不相邻的字线。

命令解码器2600可对读取命令或写入命令进行解码，并且可将列控制信号C_CTRL提供给列解码器2400。命令解码器2600可控制地址解复用器2700，使得地址解复用器2700将与读取命令或写入命令一起接收的地址作为列地址CA<0:C>发送到列解码器2400。

地址解复用器2700可通过地址缓冲器2530接收地址。在命令解码器2600的控制下，地址解复用器2700可将接收的地址作为行地址RA<0:R>提供给行解码器2200，或者可将接收的地址作为列地址CA<0:C>提供给列解码器2400。

在一个实施例中，与图8的示出不同，在行解码器2200和列解码器2400的外部的地址解复用器2700可包括行解码器2200的地址加扰器2210和列解码器2400的地址加扰器2410。因此，行解码器2200可不包括地址加扰器2210，列解码器2400可不包括地址加扰器2410。地址解复用器2700可将加扰行地址SRA<0:R>提供给行解码器2200。地址解复用器2700可将加扰列地址SCA<0:C>提供给列解码器2400。

在一个实施例中，命令解码器2600还可对用于设置选择信号SEL的逻辑值的模式寄存器设置(MRS)命令进行解码。地址缓冲器2530还可接收通过使用地址信号ADD与MRS命令一起发送的操作码，并且操作码可被提供给地址解复用器2700。尽管在图8中未示出，但是存储器装置2000还可包括模式寄存器。模式寄存器可存储与用于设置选择信号SEL的逻辑值的MRS命令一起发送的操作码。代替反熔丝阵列2300，模式寄存器可将选择信号SEL提供给地址加扰器2210和地址加扰器2410。

解串器2810可对包括在通过数据输入/输出缓冲器2540提供的数据输入/输出信号DQ中的写入数据的位进行解串。解串器2810可将包括解串的位的写入数据提供给写入驱动器和输入/输出感测放大器2830。串行器2820可对从写入驱动器和输入/输出感测放大器2830输出的读取数据的位进行串行化。串行器2820可将包括串行化的位的读取数据提供给数据输入/输出缓冲器2540。

写入驱动器和输入/输出感测放大器2830可通过全局输入/输出线GIO将写入数据写入到由行解码器2200和列解码器2400选择的存储器单元。写入驱动器和输入/输出感测放大器2830可通过全局输入/输出线GIO从被选择的存储器单元读取读取数据。

图9是示出图8的存储体的框图。将参照图2、图3和图8来描述图9。存储体2100可以是图2的存储器单元阵列1100。组群2111和组群2112可以是图2的子存储器单元阵列1111和子存储器单元阵列1112。为了说明的方便，仅示出组群2111和组群2112中的多条字线中的一条字线WL<1>。子字线驱动器2122可以是图2和图3的子字线驱动器1122。组群2111和组群2112中的每个可包括存储器单元MC，其中，存储器单元MC连接到字线WL<1>并且在X轴方向上布置。例如，存储器单元MC可分别连接到位线BL<0:1023>。

列选择晶体管2161可根据通过列选择线CSL<0>发送的列选择信号而连接位线BL<0:7>和局部输入/输出线LIO<0:7>。列选择晶体管2162可根据通过列选择线CSL<127>发送的列选择信号而连接位线BL<1015:1023>和局部输入/输出线LIO<0:7>。列选择线CSL<0:127>可根据列地址CA<3:C>的变化而按顺序布置。存储体2100还可包括使位线BL<8:1014>和局部输入/输出线LIO<0:7>连接的列选择晶体管，以及连接到这些列选择晶体管的列选择线CSL<1:126>。局部输入/输出线LIO<0:7>可平行于字线WL<1>布置并且局部输入/输出线LIO<0:7>的长度可对应于一个组群的在X轴方向上的长度。

开关2170可连接局部输入/输出线LIO<0:7>和全局输入/输出线GIO<0:7>。开关2170可包括在写入操作或读取操作中连接局部输入/输出线LIO<0:7>和全局输入/输出线GIO<0:7>的晶体管，以及在读取操作中对输出到局部输入/输出线LIO<0:7>的数据进行感测和放大的局部感测放大器。全局输入/输出线GIO<0:7>可被布置为垂直于局部输入/输出线LIO<0:7>。全局输入/输出线GIO<0:7>的长度可对应于存储体2100的在Y轴方向上的长度。

写入驱动器(WTDRV)2831可将包括在数据输入/输出信号DQ<0>中的位存储到组群2111。通过全局输入/输出线GIO<0:7>、开关2170、局部输入/输出线LIO<0:7>、连接到列选择线CSL<0:127>中的与列地址CA<3:C>对应的列选择线的列选择晶体管以及连接到所述列选择晶体管的位线，写入驱动器2831可将包括在数据输入/输出信号DQ<0>中的位存储到存储器单元。输入/输出感测放大器(IOSA)2832可通过根据列地址CA<3:C>、列选择晶体管、局部输入/输出线LIO<0:7>、开关2170以及全局输入/输出线GIO<0:7>选择的位线，来感测存储在组群2111的存储器单元中的位。存储在组群2111的存储器单元中的位可包括在数据输入/输出信号DQ<0>中并且可被输出到存储器装置2000的外部。写入驱动器2831和输入/输出感测放大器2832可包括在图8的写入驱动器和输入/输出感测放大器2830中或者可被设置在如图9中示出的列解码器2400中。

与组群2112相关联的数据输入/输出可类似于与组群2111相关联的数据输入/输出。包括在数据输入/输出信号DQ<1>中的位可以以上述方式存储到组群2112。存储在组群2112的存储器单元中的位可不包括在数据输入/输出信号DQ<0>中，而是包括在数据输入/输出信号DQ<1>中，并且可被输出到存储器装置2000的外部。

在一个实施例中，针对连接到字线WL<1>的组群2111，存储器单元的数量和位线BL<0:1023>的数量不限于图9的图示，并且可基于符合存储器装置2000的协议的列地址CA<0:C>来确定。列选择晶体管2161和2162的数量、局部输入/输出线LIO<0:7>的数量、开关2170的数量以及全局输入/输出线GIO<0:7>的数量不限于图9的图示，并且可与将由列解码器2400基于写入命令或读取命令选择的存储器单元的数量相同。例如，将由列解码器2400基于写入命令或读取命令选择的存储器单元的数量可基于存储器装置2000的预取大小、突发长度BL等来确定。

在一个实施例中，列地址CA<0:C>的较低位CA<0:2>可指示突发序列，其中，存储在存储器单元中的位(数据)以突发序列输出。存储器装置2000的突发长度可依据协议来确定，并且指示突发序列的位的数量可随突发长度而变化。除了指示突发序列的位CA<0:2>之外的剩余列地址CA<3:C>可指示列选择线CSL<0:127>中的一条。列选择线CSL<0:127>的数量可根据列地址CA<3:C>的范围来确定。列地址CA<3:C>的范围可基于与存储器装置2000相关联的容量、页大小、数据输入/输出线的数量等来确定。

列解码器2400可包括地址加扰器2410、第一预解码器2420以及第二预解码器2431和2432。除了接收到列地址CA<3:C>之外，地址加扰器2410的操作和实现可类似于参照图1或图5描述的地址加扰器1210或者参照图6或图7描述的地址加扰器1210a或1210b的操作和实现。地址加扰器2410可根据选择信号SEL对列地址CA<3:C>的第一位CA<3>和第二位CA<N>进行加扰，并且可生成加扰列地址SCA<3:C>。地址加扰器2410可不对列地址CA<0:C>的较低位CA<0:2>进行加扰。第一位CA<3>可以是用于解码或选择列选择线CSL<0:127>的加扰列地址SCA<3:C>的最低有效位；在第二位CA<N>中，“N”是大于3且不大于“C”的任意自然数。

第一预解码器2420可对加扰列地址SCA<3:C>进行解码。第二预解码器2431和2432中的每个可基于第一预解码器2420的解码结果来选择列选择线CSL<0:127>中的一条。例如，当加扰列地址SCA<3:C>是“00…00b”时，第二预解码器2431和2432中的每个可通过列选择线CSL<0>将列选择信号发送到列选择晶体管。第二预解码器2431和2432的数量可与存储体2100中的沿X轴布置的组群的数量相同，并且第二预解码器2431和2432可同时选择列选择线CSL<0:127>。

当频繁地选择彼此相邻的位线时，在连接到位线的存储器单元中可能发生干扰、耦合等。如在行解码器1200和2200中那样，列解码器2400可对列地址进行加扰，从而使得可以防止彼此相邻的位线被频繁地选择。在位线BL<0:1023>中，位线BL<0:7>可与位线BL<8:15>相邻。例如，与用于选择位线BL<0:7>的列选择线CSL<0>对应的列地址CA<3:C>(＝00…00b)的值与用于选择位线BL<8:15>的列选择线CSL<1>对应的列地址CA<3:C>(＝00…01b)的值之间的差可以是与列地址CA<3:C>的最低有效位CA<3>对应的值。分别与连接到彼此相邻的位线的列选择线对应的列地址CA<3:C>的值之间的差可以是与列地址CA<3:C>的最低有效位CA<3>对应的值。列解码器2400可对列地址CA<3:C>的第一位CA<3>和第二位CA<N>进行加扰。

图10是示出应用了发明构思的存储器装置的存储系统的框图。存储系统3000可包括片上系统(SoC)3100、中间层3200和存储器装置3300。

SoC 3100可包括处理器、存储器控制器等，并且可通过多个通道CH1和CH2与存储器装置3300进行通信。SoC 3100可被设置在中间层3200的一个表面上，并且焊球或凸块可被设置在SoC 3100的一个表面上。SoC 3100可与中间层3200电连接。中间层3200可提供SoC3100与存储器装置3300之间的输入/输出路径。例如，可通过使用硅晶片来制造中间层3200。包括在连接SoC 3100和存储器装置3300的多个通道CH1和CH2中的多条布线可形成在中间层3200上。通道CH1和CH2的数量不限于图10的示出。

存储器装置3300可包括第一存储器裸片3310和第二存储器裸片3320以及缓冲器裸片3330。存储器装置3300可以是第一存储器裸片3310和第二存储器裸片3320垂直堆叠在缓冲器裸片3330上的高带宽存储器(HBM)装置。包括在存储器装置3300中的存储器裸片的数量不限于图10的示出。存储器装置3300可支持独立的通道CH1和CH2，并且SoC 3100可独立地访问分别分配给通道CH1和CH2的存储体。

第一存储器裸片3310可包括电路区域3311和硅过孔区域3312。参照图8描述的存储器装置2000的组件可被放置在电路区域3311中。电连接到任何其它存储器裸片和缓冲器裸片3330的硅过孔可被放置在硅过孔区域3312中。第一存储器裸片3310可通过放置在硅过孔区域3312中的硅过孔从缓冲器裸裸片3330接收命令、地址、数据等，并且可通过放置在硅过孔区域3312中的硅过孔将数据输出到缓冲器裸片3330。第二存储器裸片3320可被实现为与第一存储器裸片3310相同。

缓冲器裸片3330可包括通道区域3331、硅过孔区域3332和直接存取(DA)区域。用于输入/输出通道CH1和CH2的命令、地址、数据等的电路和凸块可被放置在通道区域3331中。用于将通道CH1和CH2的命令、地址、数据等发送到第一存储器裸片3310和第二存储器裸片3320或从第一存储器裸片3310和第二存储器裸片3320接收通道CH1和CH2的命令、地址、数据等的硅过孔可被放置在硅过孔区域3332中。用于直接访问第一存储器裸片3310和第二存储器裸片3320的电路或凸块可被放置在DA区域中。

图11是示出应用了发明构思的存储器装置的存储系统的框图。存储系统4000可包括主机4100和存储器模块4200。主机4100可包括处理器4110和存储器控制器4120。处理器4110可执行主机4100支持的各种应用；处理器4110可将数据存储到存储器模块4200或可从存储器模块4200请求数据。存储器控制器4120可在处理器4110的控制下通过通道CH与存储器模块4200通信。例如，存储器控制器4120可通过通道CH将激活命令、写入命令、读取命令、预充电命令、刷新命令、写入数据等发送到存储器模块4200。存储器控制器4120可通过通道CH接收与读取命令相关联的读取数据。

存储器模块4200可以是双列直插式存储器模块(DIMM)，并且可包括附接在基底4210的相对表面上的存储器装置4220。存储器装置4220中的每个可以是参照图8描述的存储器装置2000。示例被示出为存储器模块4200具有每通道DIMM(2DPC)结构，但每通道DIMM的数量不限于此。存储器控制器4120可通过一个通道CH与存储器模块4200通信。参照图11，示出了由存储器控制器4120生成的主机地址HA<Z1:Z9>与存储器地址之间的映射。主机地址HA<Z1:Z9>的Z1至Z9中的每个可以是任何自然数。例如，主机地址HA<Z1:Z2>可对应于通道选择信号CS。主机地址HA<Z3:Z5>可对应于行地址RA<0:2>。主机地址HA<Z6:Z7>可对应于存储体组选择信号(BG)/存储体选择信号(BA)。主机地址HA<Z8:Z9>可对应于行地址RA<3:R>。

存储器控制器4120可在改变主机地址HA<Z1:Z9>的同时随机访问存储器模块4200中的所有存储器单元。然而，存储器控制器4120可仅频繁地改变与行地址RA<0>对应的主机地址HA<Z3>。由于上述存取方案，存储器模块4200中的相邻字线可被频繁地选择。因此，根据发明构思的实施例的存储器装置可对地址进行加扰，从而防止相邻的字线被频繁地访问。

根据发明构思的实施例的存储器装置可对地址进行加扰，从而防止相邻的字线被频繁地访问。根据发明构思的另一实施例的存储器装置可对地址进行加扰，从而防止相邻的列选择线被频繁地访问。

虽然已经参照发明构思的示例性实施例描述了发明构思，但是对于本领域普通技术人员来说将清楚的是，在不脱离权利要求阐述的发明的精神和范围的情况下，可对其进行各种改变和修改。