阅读说明：本技术 具有多路复用数字线的存储器阵列 (Memory array with multiplexed digit lines ) 是由 F·贝代斯基 S·F·席佩斯 于 2020-03-11 设计创作，主要内容包括：本发明描述用于具有多路复用数字线的存储器装置的方法、系统及装置。在一些情况中,所述存储器装置的存储器单元可包含存储组件及包含两个晶体管的选择组件。第一晶体管可与字线耦合且第二晶体管可与选择线耦合以选择性地耦合所述存储器单元与数字线。所述选择组件可结合数字线多路复用组件支持一组数字线所共有的感测组件。在一些情况中,所述组的所述数字线可在读取操作期间与所述感测组件耦合,而所述组的剩余数字线与所述感测组件隔离。(Methods, systems, and devices are described for a memory device having multiplexed digit lines. In some cases, a memory cell of the memory device can include a storage component and a selection component that includes two transistors. A first transistor may be coupled with a word line and a second transistor may be coupled with a select line to selectively couple the memory cell with a digit line. The selection component can support, in conjunction with a digit line multiplexing component, a sensing component common to a set of digit lines. In some cases, the digit lines of the set can be coupled with the sense component during a read operation while the remaining digit lines of the set are isolated from the sense component.)

具体实施方式

一些存储器装置可包含与数字线耦合的存储器单元阵列。随着数字线之间的距离减小以增加阵列的密度，一些非所要效应(例如，干扰)可增加。例如，当激活数字线(例如，与存储器单元耦合)时，可将与所激活数字线相关联的电压改变部分传送(例如，电容耦合)到邻近数字线。因此，在一些情况中，可不利地影响(例如，干扰)与邻近数字线耦合的存储器单元的逻辑状态。阵列的每一存储器单元可包含选择组件(例如，切换组件)，其可包含两个或更多个晶体管以缓和此类非所要效应。第一晶体管可基于加偏压于字线而激活且第二晶体管可基于加偏压于选择线而激活。选择组件可经配置以在读取操作期间隔离其它存储器单元与邻近数字线且缓和或减少例如对非选定数字线及非选定存储器单元的干扰。在一些情况中，选择组件的晶体管可为垂直晶体管的实例以节约空间且节省资源。

存储器装置的感测组件可与一组数字线耦合。在此类情况中，可使用感测组件的输入多路复用化所述组数字线。例如，所述组的每一数字线可与晶体管(例如，第三晶体管)耦合，所述晶体管经配置以选择性地耦合所述组的所述特定数字线与感测组件(例如，与感测组件相关联的多路复用数字线)。此外，选择线可与存储器单元的选择组件的晶体管中的一者及与感测组件相关联的多路复用组件耦合。在此类实例中，感测组件的电路设计可更复杂，这是因为感测组件可经配置以支持多于一个数字线。

最初在如参考图1描述的存储器裸片的上下文中描述本公开的特征。在如参考图2到5描述的电路图及存储器单元结构的上下文中描述本公开的特征。通过且参考关于如参考图6到8描述的具有多路复用数字线的存储器阵列的设备图及流程图进一步说明且描述本公开的这些及其它特征。

图1说明根据如本文中公开的实例的支持具有多路复用数字线的存储器阵列的存储器裸片100的实例。在一些情况中，存储器裸片100可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片100可包含可编程以存储不同逻辑状态的一或多个存储器单元105。每一存储器单元105可编程以存储两个或更多个状态。例如，存储器单元105可经配置以一次存储数字逻辑的一个位(例如，逻辑0及逻辑1)。在一些情况中，单个存储器单元105(例如，多电平存储器单元)可经配置以一次存储数字逻辑的多于一个位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元105可将代表可编程状态的电荷存储于电容器中。DRAM架构可包含电容器，所述电容器包含电介质材料以存储代表可编程状态的电荷。在其它存储器架构中，其它存储装置及组件是可行的。例如，可采用非线性电介质材料。在一些情况中，此电容器可替代地被称为容器(或单元容器)。

可通过激活或选择存取线(例如字线110及/或数字线115)而对存储器单元105执行操作(例如读取及写入)。在一些情况中，数字线115还可被称为位线。在不损失理解或操作的情况下，对存取线、字线及位线或其类似物的参考可互换。激活、选择、加偏压于字线110或数字线115可包含将电压施加到相应线。

存储器裸片100可包含布置成网格状图案的存取线(例如，字线110及数字线115)。存储器单元105可定位于字线110与数字线115的交叉点处。通过加偏压于字线110及数字线115(例如，将电压施加到字线110或数字线115)，可在其交叉点处存取单个存储器单元105。

可通过行解码器120或列解码器125控制存取存储器单元105。例如，行解码器120可从本地存储器控制器160接收行地址且基于接收到的行地址激活字线110。列解码器125可从本地存储器控制器160接收列地址且可基于接收到的列地址激活数字线115。例如，存储器裸片100可包含多个字线110(标记为WL_1到WL_M)及多个数字线115(标记为DL_1到DL_N)，其中M及N取决于存储器阵列的大小。因此，通过激活字线110及数字线115(例如，WL_1及DL_3)，可存取其交叉点处的存储器单元105。字线110与数字线115的交叉点(在二维或三维配置中)可被称为存储器单元105的地址。

存储器单元105可包含存储组件130(例如，电容器、容器)及选择组件135(其可被称为切换组件)。选择组件135可包含一或多个晶体管(例如，以串联配置连接的两个晶体管)或任何其它类型的切换装置，其选择性地建立或取消建立两个组件之间的电子通信。存储组件130的第一节点可与选择组件135耦合且存储组件130的第二节点可与电压源140耦合。在一些情况中，电压源140可为单元板极参考电压(例如Vpl)或可为接地(例如Vss)。在一些情况中，电压源140可为与板线驱动器耦合的板线的实例。选择组件135可进一步与图1中省略的选择线耦合以改进说明组件的清晰度。在此类情况中，选择线可经配置以选择性地耦合存储器单元105与数字线115。参考图2、3、4A及4B描述选择组件135的配置的实例。

选择或取消选择存储器单元105可通过激活或取消激活选择组件135而完成。换句话说，存储组件130可使用选择组件135而与数字线115电子通信。例如，存储组件130可在取消激活选择组件135时与数字线115隔离且存储组件130可在激活选择组件135时与数字线115耦合。在一些情况中，选择组件135包含至少一晶体管且其操作可通过将电压施加到晶体管栅极而加以控制，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情况中，选择组件135可包含p型晶体管或n型晶体管。在一些情况中，选择组件135可包含至少一垂直晶体管。字线110可与选择组件135的栅极电子通信且可基于施加到字线110的电压而激活/取消激活选择组件135。

在一些情况中，存储器单元105的选择组件135可包含两个晶体管(例如，第一晶体管及第二晶体管)。在此类情况中，选择存储器单元105可包含加偏压于与选择组件135的第一晶体管耦合的字线110。加偏压于字线110还可选择与经偏压字线110耦合的额外存储器单元105。此外，耦合选定存储器单元105与数字线115可包含加偏压于与选择组件135的第二晶体管耦合的选择线。以此方式，选择存储器单元105且耦合选定存储器105可包含激活选择组件135的第一晶体管及第二晶体管。换句话说，已由经偏压字线110选择的额外存储器单元105(例如，激活选择组件135的第一晶体管)可保持与其相应数字线115解耦(例如，取消激活选择组件135的第二晶体管)。

字线110可为与存储器单元105电子通信的导电线，其用于对存储器单元105执行存取操作。在一些架构中，字线110可与存储器单元105的选择组件135的栅极(例如，第一晶体管的栅极)电子通信且可经配置以控制存储器单元105的选择组件135。在一些架构中，字线110可与存储器单元105的电容器的节点电子通信且存储器单元105可不包含选择组件。

数字线115可为连接存储器单元105与感测组件145的导电线。在一些架构中，存储器单元105可在存取操作的部分期间选择性地与数字线115耦合。例如，字线110及存储器单元105的选择组件135可经配置以耦合及/或隔离存储器单元105的电容器与数字线115。在一些架构中，存储器单元105可与数字线115电子通信(例如，恒定)。

感测组件145可经配置以检测存储于存储器单元105的逻辑存储组件(例如，电容器)上的状态(例如，电荷)且基于所存储状态确定存储器单元105的逻辑状态。在一些情况中，由存储器单元105存储的电荷可极其小。因而，感测组件145可包含一或多个感测放大器以放大由存储器单元105输出的信号。感测放大器可在读取操作期间检测数字线115的电荷的小改变且可基于所检测电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元105的电容器可将信号输出(例如，使电荷放电)到其对应数字线115。信号可导致数字线115的电压改变。感测组件145可经配置以比较跨数字线115从存储器单元105接收的信号与参考信号150(例如，参考电压)。感测组件145可基于比较确定存储器单元105的所存储状态。

例如，在二进制发信中，如果数字线115具有高于参考信号150的电压，那么感测组件145可确定存储器单元105的所存储状态是逻辑1，且如果数字线115具有低于参考信号150的电压，那么感测组件145可确定存储器单元105的所存储状态是逻辑0。感测组件145可包含各种晶体管或放大器以检测及放大信号的差异。在一些情况中，感测组件145可为另一组件(例如，列解码器125、行解码器120)的部分。在一些情况中，感测组件145可与行解码器120或列解码器125电子通信。在一些情况中，感测组件145可经配置以在读取操作期间选择性地与一组数字线115耦合。

本地存储器控制器160可通过各种组件(例如，行解码器120、列解码器125及感测组件145)控制存储器单元105的操作。在一些情况中，行解码器120、列解码器125及感测组件145中的一或多者可与本地存储器控制器160共置。本地存储器控制器160可经配置以：从外部存储器控制器接收命令及/或数据；将命令及/或数据转译为可由存储器裸片100使用的信息；对存储器裸片100执行一或多个操作；及响应于执行一或多个操作而将数据从存储器裸片100传递到外部存储器控制器。本地存储器控制器160可产生行及列地址信号以激活目标字线110及目标数字线115。本地存储器控制器160还可产生及控制在存储器裸片100的操作期间使用的各种电压或电流。一般来说，本文中论述的经施加电压或电流的振幅、形状或持续时间可经调整或变化且可针对在操作存储器裸片100时论述的各种操作而不同。

在一些情况中，本地存储器控制器160可经配置以对存储器裸片100中的一或多个存储器单元105执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片100的存储器单元105可经编程以存储所要逻辑状态。在一些情况中，可在单个写入操作期间编程多个存储器单元105。本地存储器控制器160可识别对其执行写入操作的目标存储器单元105。本地存储器控制器160可识别与目标存储器单元105电子通信的目标字线110及目标数字线115(例如，目标存储器单元105的地址)。本地存储器控制器160可激活目标字线110及目标数字线115(例如，将电压施加到字线110或数字线115)以存取目标存储器单元105。本地存储器控制器160可在写入操作期间将特定信号(例如，电压)施加到数字线115以将特定状态(例如，电荷)存储于存储器单元105的存储组件130中，特定状态(例如，电荷)可指示所要逻辑状态。

在一些情况中，本地存储器控制器160可经配置以对存储器裸片100的一或多个存储器单元105执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片100的存储器单元105中的逻辑状态。在一些情况中，可在单个读取操作期间感测多个存储器单元105。本地存储器控制器160可识别对其执行读取操作的目标存储器单元105。本地存储器控制器160可识别与目标存储器单元105电子通信的目标字线110及目标数字线115(例如，目标存储器单元105的地址)。本地存储器控制器160可激活目标字线110及目标数字线115(例如，将电压施加到字线110或数字线115)以存取目标存储器单元105。目标存储器单元105可响应于加偏压于存取线而将信号传送到感测组件145。感测组件145可放大信号。本地存储器控制器160可触发感测组件145(例如，锁存感测组件)且借此比较从存储器单元105接收的信号与参考信号150。基于所述比较，感测组件145可确定存储于存储器单元105上的逻辑状态。作为读取操作的部分，本地存储器控制器160可将存储于存储器单元105上的逻辑状态传递到外部存储器控制器105。

图2说明根据如本文中公开的实例的支持具有多路复用数字线的存储器阵列的电路图200的实例。电路图200说明包含具有两个晶体管的选择组件的存储器单元的配置及与数字线相关联的多路复用器的配置的实例。电路图200可包含存储器单元205(其可为参考图1描述的存储器单元105的实例)、字线210(其可为参考图1描述的字线110的实例)、数字线215(其可为参考图1描述的数字线115的实例)、感测组件245(其可为参考图1描述的感测组件145的实例)、选择线260、板线265及数字线多路复用组件270。电路图200可说明包含与两(2)个字线210及四(4)个数字线215耦合的八(8)个存储器单元205的存储器阵列。电路图200可被视为说明两(2)个子阵列，其各自包含与两(2)个字线及两(2)个数字线耦合的四(4)个存储器单元205。此外，四个存储器单元205的每一子阵列与感测组件245耦合。

存储器单元205可包含经配置以存储存储器单元205的逻辑状态的存储组件206(其可为参考图1描述的存储组件130的实例)。在一些情况中，存储组件206的节点可与板线265耦合，如电路图200中描绘。在一些情况中，板线265可在读取操作的部分期间偏压到恒定电压(例如，板极电压)。在一些情况中，存储器单元205可包含选择组件(例如，参考图1描述的选择组件135)，所述选择组件包含多于一个晶体管，例如以串联配置连接的第一晶体管207及第二晶体管208。第一晶体管207可进一步与存储组件206及字线210耦合。第二晶体管208可进一步与数字线215及选择线260耦合。

存储组件206可在激活两个晶体管(例如，第一晶体管207由字线210激活且第二晶体管208由选择线260激活)时与数字线215耦合。第一晶体管207及第二晶体管208的位置可互换。经偏压字线210可激活或选择与经偏压字线210耦合的全部存储器单元205(例如，存储器单元205-a到存储器单元205-d，当字线210-a经偏压以激活与经偏压字线210-a耦合的第一晶体管207时)，且第二晶体管208可提供关于特定存储器单元205可与相应数字线215(例如，选定数字线215)耦合的额外自由度。例如，选定存储器单元中的一者(例如，存储器单元205-a)可通过加偏压于选择线中的一者(例如，选择线260-a)而与相应数字线(例如，数字线215-a)耦合，而其它选定存储器单元(例如，存储器单元205-b)可保持与数字线215解耦。类似地，选定存储器单元205-c可通过加偏压于选择线260-c而与数字线215-c耦合，而选定存储器单元205-d可通过取消加偏压于线260-d来保持与数字线215-d解耦。

由第二晶体管208提供的额外自由度可促进感测组件245与多于一个数字线215共享。例如，感测组件245-a可由数字线215-a及数字线215-b共享。数字线多路复用组件270可包含各自可与相应数字线耦合的一组晶体管。例如，电路图200中描绘的数字线多路复用组件270-a可包含与数字线215-a耦合的第一多路复用晶体管271-a及与数字线215-b耦合的第二多路复用晶体管271-b。此外，每一多路复用晶体管可与相应选择线260耦合。因而，存储器单元205的第二晶体管208及多路复用晶体管271可与共同选择线260耦合且特定存储器单元205可与相应数字线耦合，所述相应数字线可进一步每次与感测组件245耦合。以此方式，可在读取操作期间的任何给定时间使用单个感测组件245(例如，与多路复用数字线215耦合的感测组件245)多路复用化多于一个数字线215。

包含多于一个晶体管(由字线210激活的第一晶体管207及由选择线260激活的第二晶体管208)的存储器单元205还可利用不同时序进行存取操作。在一些实例中，在通过加偏压于选择线260而激活第二晶体管208之前，可通过加偏压于字线210而激活第一晶体管207。在一些其它实例中，在通过加偏压于字线210而激活第一晶体管207之前，可通过加偏压于选择线260而激活第二晶体管208。在又其它实例中，可同时或几乎同时激活第一晶体管207及第二晶体管208。在此类实例中，可同时或几乎同时加偏压于字线210及选择线260。在其中在字线210之前加偏压于选择线260的实例中，感测组件245可在存储器单元205与数字线215耦合之前与数字线215耦合。

此外，由存储器单元205的第二晶体管208提供的额外自由度可减轻与减小数字线215(例如，具有减小间距的数字线)之间的空间相关的一些问题以努力减小由存储器阵列占据的面积。在一些情况中，紧密数字线间距可导致显著读取干扰。在包含存储器阵列的存储器装置的上下文中，读取干扰可为指在激活数字线(例如，靠近非选定数字线的数字线)(例如，与存储器单元105耦合以使用感测组件读取存储于存储器单元105中的逻辑状态)时对存储于与非选定数字线耦合的存储器单元中的逻辑状态的不利影响。在一些情况中，经激活数字线可被称为侵略者且靠近经激活数字线的非选定数字线可被称为受害者。在此类情况中，第二晶体管208可耦合存储器单元205与选定数字线215(例如，侵略者)，而其它第二晶体管208可维持其它存储器单元205与非选定数字线215(例如，受害者)解耦。尽管与侵略者数字线相关联的电压改变的部分可耦合(例如，通过电容耦合)到(若干)受害者数字线，但存储于其它存储器单元205中的逻辑状态可受到保护以防此类电压改变。在一些情况中，受害者数字线可与恒定电压(例如，板极电压)耦合。在其它情况中，受害者数字线可经配置以浮动。以此方式，可由包含两个晶体管的存储器单元205缓和读取干扰。

在一些情况中，如本文中描述，与多路复用数字线215耦合的感测组件245可提供用于设计感测组件245的较大面积，例如在与并入各自可专用于单个数字线的多个感测组件的面积相比时。在一些情况中，在一组数字线215中共享感测组件245可减少由感测组件245占据的整体电路面积。此面积减小可促进将不同功能电路(例如，子字线驱动器)添加在支持包含存储器单元205的存储器阵列的衬底中。在一些情况中，具有用于设计感测组件245的较大面积可促进将更复杂功能性构建到感测组件245中(例如，全电荷提取功能、阈值电压补偿功能)。在一些情况中，具有多路复用数字线215的感测组件245可促进在可利用具有多路复用数字线的此感测组件的不同存储器技术(例如，FeRAM、DRAM、3D XPoint^TM存储器)中充分利用交叉学习。

在一些情况中，存储器装置可包含与数字线及板线耦合的存储器单元，其中存储器单元包含存储组件及以串联配置连接的两个晶体管。存储器装置可进一步包含：字线，其与两个晶体管的第一晶体管的栅极耦合且经配置以选择存储器单元；及选择线，其与两个晶体管的第二晶体管的栅极耦合且经配置以耦合存储器单元与数字线。存储器装置可包含：感测组件，其经配置以选择性地与包含所述数字线的多个数字线耦合；及第三晶体管，其与选择线耦合且经配置以在读取操作的至少一部分期间选择性地耦合数字线与感测组件。

在一些情况中，两个晶体管中的至少一者的第一节点与存储组件耦合且两个晶体管中的另一者的第二节点与数字线耦合。在一些情况中，第一晶体管在第一节点处与存储组件耦合且第二晶体管在第二节点处与数字线耦合。在一些情况中，第一晶体管在第二节点处与数字线耦合且第二晶体管在第一节点处与存储组件耦合。在一些情况中，存储器装置可进一步包含：第二存储器单元，其与字线及多个数字线的第二数字线耦合；及第四晶体管，其经配置以选择性地耦合多个数字线的第二数字线与感测组件，第四晶体管的栅极与第二选择线耦合。在一些情况中，存储组件可与板线耦合。在一些情况中，存储器单元包含动态随机存取存储器(DRAM)单元。

在一些情况中，存储器装置可包含：存储器单元；字线，其与存储器单元耦合；数字线，其与存储器单元耦合且在第一方向上延伸；选择线，其与存储器单元耦合且在第一方向上延伸，选择线经配置以选择性地耦合存储器单元与数字线；感测组件，其经配置以选择性地与包含所述数字线的多个数字线耦合；及第一晶体管，其经配置以选择性地耦合数字线与感测组件，第一晶体管的栅极与选择线耦合。

在一些情况中，存储器装置可进一步包含：第二存储器单元，其与字线及多个数字线的第二数字线耦合；及第二晶体管，其经配置以选择性地耦合多个数字线的第二数字线与感测组件，第二晶体管的栅极与第二选择线耦合。在一些情况中，字线在正交于第一方向的第二方向上延伸。在一些情况中，第一方向及第二方向平行于衬底的表面。

图3说明根据如本文中公开的实例的支持具有多路复用数字线的存储器阵列的电路图300的实例。电路图300说明包含具有两个晶体管的选择组件的存储器单元的配置及与数字线相关联的多路复用器的配置的实例。电路图300包含存储器单元305(其可为参考图1及2描述的存储器单元105或存储器单元205的实例)、字线310(其可为参考图1及2描述的字线110或字线210的实例)、数字线315(其可为参考图1及2描述的数字线115或数字线215的实例)、感测组件345(其可为参考图1及2描述的感测组件145或感测组件245的实例)、选择线360(其可为参考图2描述的选择线260的实例)、板线365(其可为参考图2描述的板线265的实例)及数字线多路复用组件370(其可为参考图2描述的数字线多路复用组件270的实例)。

存储器单元305可为参考图2描述的存储器单元205的替代实施例。例如，晶体管307及308可各自与存储组件306耦合。存储器单元305可包含存储组件306(其可为参考图2描述的存储组件206的实例)，所述存储组件306与第一晶体管307(其可为参考图2描述的第一晶体管207的实例)及第二晶体管308(其可为参考图2描述的第二晶体管208的实例)耦合。第一晶体管307可与字线310(例如，第一晶体管307-b的栅极与字线310耦合)及数字线315耦合。第二晶体管308可与选择线360(例如，第二晶体管308-b的栅极与选择线360-b耦合)及板线365耦合。在不损失存储器单元305的理解或操作的情况下，板线365可与数字线315互换，如电路图300中描绘。

电路图300可包含参考图2描述的电路图200的部分。例如，存储器单元305的存储组件306可连接在板线365与数字线215之间以当在读取操作期间激活第一晶体管307及第二晶体管308两者时确定存储于存储组件306中的逻辑状态。换句话说，存储器单元305可经激活(例如，字线310经偏压以激活与字线310相关联的第一晶体管307)且与相应数字线315耦合。

另外，第二晶体管308可经激活(例如，选择线360经偏压以激活第二晶体管308)以耦合存储组件306与板线365以完成板线365与数字线315之间的电流路径。如本文中描述，选择线360结合第二晶体管308可一起提供额外自由度以选择性地耦合经激活存储器单元305(例如，与字线310耦合的存储器单元305-a及存储器单元305-b)中的一者与相应数字线315(例如，存储器单元305-a与数字线315-a、存储器单元305-a与数字线315-a)。在一些实例中，在通过加偏压于字线310而激活第一晶体管307之前，可通过加偏压于选择线360而激活第二晶体管308。

另外，可通过加偏压于选择线360以便耦合数字线315中的一者与可经配置以选择性地与一组数字线耦合的感测组件345而激活数字线多路复用组件370的多路复用晶体管371(其可为参考图2描述的多路复用晶体管271的实例)。在其中在字线310之前加偏压于选择线360的实例中，感测组件345可在存储器单元305与数字线315耦合之前与数字线315耦合。

在一些情况中，存储器装置可包含与数字线及板线耦合的存储器单元，其中存储器单元包含存储组件、与存储组件耦合的第一晶体管及与存储组件及板线耦合的第二晶体管。存储器装置可包含：字线，其与第一晶体管的栅极耦合且经配置以选择性地耦合存储组件与数字线；及选择线，其与第二晶体管的栅极耦合且经配置以选择性地耦合存储组件与板线。存储器装置可进一步包含：感测组件，其经配置以选择性地与包含所述数字线的多个数字线耦合；及第三晶体管，其与选择线耦合且经配置以在读取操作的至少一部分期间选择性地耦合数字线与感测组件。

在一些情况中，存储器装置可进一步包含：第二存储器单元，其与字线及多个数字线的第二数字线耦合；及第四晶体管，其经配置以选择性地耦合多个数字线的第二数字线与感测组件，其中第四晶体管的栅极与第二选择线耦合。

图4A及4B说明根据如本文中公开的实例的具有多路复用数字线的存储器阵列的部分的横截面侧视图401及402的实例。横截面侧视图401及402说明晶体管407及408可为垂直晶体管的实例。在一些情况中，存储器阵列可定位于衬底上方。横截面侧视图401(或横截面侧视图402)描绘衬底404、字线410(其可为参考图2及3描述的字线210或字线310的实例)、数字线415(其可为参考图2及3描述的数字线215或数字线315的实例)、板线465(其可为参考图2及3描述的板线265或板线365的实例)及选择线460(其可为参考图2及3描述的选择线260或选择线360的实例)。此外，横截面侧视图401(或横截面侧视图402)描绘存储器单元405(其可为参考图2及3描述的存储器单元205或存储器单元305的实例)，所述存储器单元405包含存储组件406(其可为参考图2及3描述的存储组件206或存储组件306的实例)、第一垂直晶体管407(其可为参考图2及3描述的第一晶体管207或第一晶体管307的实例)及第二垂直晶体管408(其可为参考图2及3描述的第二晶体管208或第二晶体管308的实例)。

第一垂直晶体管407可包含与字线410耦合的第一栅极及在第一方向上远离于衬底404的表面延伸的第一掺杂区481。此外，第二垂直晶体管408可包含与选择线460耦合的第二栅极及在第一方向上远离于衬底404的表面延伸的第二掺杂区482。例如，第一方向可正交于衬底404的表面。

在一些情况中，字线410可在平行于由衬底404的表面界定的平面的第二方向上延伸。在一些情况中，选择线460可在平行于由衬底404的表面界定的平面的第三方向上延伸，其中第三方向可正交于第二方向。在一些情况中，选择线460可经配置以耦合与存储器单元405相关联的数字线415与感测组件，所述感测组件经配置以在读取操作期间选择性地与包含数字线415的一组数字线耦合。

在一些情况中，第一掺杂区481可与衬底404的表面相距第一距离且第二掺杂区482可与衬底404的表面相距不同于第一距离的第二距离。在一些情况中，字线410可与衬底404的表面相距第一距离且选择线460可与衬底404的表面相距不同于第一距离的第二距离。

图4A说明存储器单元405-a的横截面侧视图401，其可为参考图2描述的存储器单元205的实例。存储器单元405-a可对应于参考图2描述的存储器单元205，除了第一晶体管207的位置与第二晶体管208的位置互换外，例如第二垂直晶体管408与存储器单元405-a中的存储组件406耦合。横截面侧视图401说明存储组件406-a的第一节点与板线465-a耦合且存储组件406-a的第二节点与第二垂直晶体管408-a的第一节点耦合。此外，第二垂直晶体管408-a的第二节点进一步与第一垂直晶体管407-a的第二节点耦合。

此外，第一垂直晶体管407-a的第一节点与数字线415-a耦合。在一些情况中，第一垂直晶体管407-a的第一节点可与存储组件406-a的第一节点耦合且第二垂直晶体管408-a的第一节点可与数字线415-a耦合，例如第一垂直晶体管407-a及第二垂直晶体管408-a的位置可互换。

仍参考图4A，存储组件406-a可与衬底404的表面相距第三距离且第三距离可大于第一距离(例如，第一掺杂区481与衬底404的表面之间的距离)或第二距离(例如，第二掺杂区482与衬底404的表面之间的距离)。

在一些情况中，图4A中描绘的此配置可促进在不考虑与存储组件406相关联的热预算限制的情况下形成第一垂直晶体管407及第二垂直晶体管408。例如，超过热预算的退火温度可用于激活第一掺杂区481(或第二掺杂区482)内的掺杂剂原子，这是因为存储组件406-a可尚未形成。

图4B说明存储器单元405-b的横截面侧视图402，其可为参考图3描述的存储器单元305的实例。横截面侧视图402说明第一垂直晶体管407-b的第一节点可与存储组件406-b的第一节点耦合且第二垂直晶体管408-b的第一节点可与存储组件406-b的第二节点耦合。

此外，第一垂直晶体管407-b的第二节点可与数字线415-b耦合且第二垂直晶体管408-b的第二节点可与板线465-b耦合。存储器单元405-b的横截面侧视图402说明在形成第二垂直晶体管408-b时可已形成存储组件406-b。因而，在一些情况中，形成第二垂直晶体管408-b的工艺条件可受限制，从而不超过与存储组件406相关联的热预算。

图5说明根据如本文中公开的实例的支持具有多路复用数字线的存储器阵列的存储器片块配置500的实例。为清晰目的，存储器片块配置500仅说明存储器片块的衬底(例如，参考图4描述的衬底404)中的组件的部分。存储器片块配置500可包含感测组件545(其可为参考图2及3描述的感测组件245或感测组件345的实例)、数字线多路复用组件570(其可为参考图2及3描述的数字线多路复用组件270或数字线多路复用组件370的实例)、数字线多路复用组件驱动器575及子字线驱动器(SWD)580。在一些情况中，包含存储器单元(例如，参考图4描述的存储器单元405)的存储器阵列可定位于衬底上方且存储器阵列可包含一组字线510及一组选择线560。此外，存储器阵列可包含一组数字线(例如，参考图4描述的数字线415)及一组板线(例如，参考图4描述的板线465)。

感测组件545可经配置以在读取操作的至少一部分期间选择性地与所述组数字线耦合。数字线多路复用组件570可与选择线560耦合且经配置以基于选择线560选择性地耦合所述组的数字线与感测组件545，例如经激活选择线360-a可激活多路复用晶体管371-a，使得数字线315-a可在读取操作期间的任何给定时间与感测组件345耦合。在一些情况中，子字线驱动器570-a及570-b可放置于阵列下方且驱动选择线560。选择线560可与存储器阵列的选择装置(包含电路组件上方的选择装置)耦合。在一些情况中，感测组件545可包含多于一个感测组件545(例如，参考图2描述的两个感测组件245)且每一感测组件545可经配置以与数字线的子集耦合，例如感测组件245-a经配置以与数字线215-a及215-b耦合，感测组件245-b经配置以与数字线215-c及215-d耦合。在此类情况中，数字线多路复用组件570可经配置以选择性地耦合所述子集的数字线与相应感测组件，例如感测组件245-a与数字线215-a耦合，感测组件245-b与数字线215-c耦合。

数字线多路复用组件驱动器575可与数字线多路复用组件570耦合且经配置以在读取操作期间支持数字线多路复用组件驱动器575，例如将足够电流提供到数字线多路复用组件570。此外，子字线驱动器580可与所述组字线510耦合且经配置以存取存储器阵列的存储器单元。在一些情况中，子字线驱动器580可放置于阵列下方且驱动所述组字线510。所述组字线510可与存储器阵列的选择装置(包含电路组件上方的选择装置)耦合。

在一些情况中，在与其它感测组件配置(例如，每数字线一个感测组件)相比时，经配置以选择性地与所述组数字线(例如，多路复用数字线)耦合的感测组件545可占据衬底的较小面积以促进增强现存组件的功能性(例如，通过将较大面积提供到现存组件)或添加原本可不具有衬底的足够面积的额外组件(例如，子字线驱动器)。

图6展示根据如本文中公开的实例的支持具有多路复用数字线的存储器阵列的控制器605的框图600。控制器605可为如参考图1描述的本地存储器控制器160的实例。控制器605可包含激活组件610、耦合组件615、感测组件620、偏压组件625、输出组件630及命令组件635。这些模块中的每一者可彼此直接通信或(例如，经由一或多个总线)间接通信。

激活组件610可激活与字线耦合的存储器单元的第一晶体管。在一些实例中，激活组件610可激活与选择线耦合的存储器单元的第二晶体管。

耦合组件615可通过与选择线耦合的第三晶体管耦合数字线与感测组件，所述感测组件经配置以选择性地与包含所述数字线的一组数字线耦合。在一些实例中，耦合组件615可耦合所述组的第二数字线与板线，其中耦合数字线与感测组件是基于耦合所述组的第二数字线与板线。在一些实例中，耦合组件615可基于接收第二命令而通过第三晶体管将数字线与感测组件解耦。在一些实例中，耦合组件615可基于数字线与感测组件解耦而通过与第二选择线耦合的第四晶体管耦合所述组的第二数字线与感测组件。

感测组件620可基于激活第一晶体管、激活第二晶体管及耦合数字线与感测组件而通过感测组件确定存储于存储器单元的存储组件中的逻辑状态。

偏压组件625可将选择线偏压到一电压，其中激活存储器单元的第二晶体管及耦合数字线与感测组件是基于将选择线偏压到所述电压。在一些实例中，偏压组件625可导致所述组的第二数字线浮动，其中耦合数字线与感测组件是基于导致所述组的第二数字线浮动。偏压组件625可将字线偏压到第二电压，其中激活存储器单元的第一晶体管及耦合数字线与感测组件是至少部分基于将字线偏压到第二电压。在一些实例中，在加偏压于字线之前加偏压于选择线。在一些实例中，在加偏压于字线的同时或之后加偏压于选择线。

输出组件630可基于通过感测组件确定逻辑状态而输出存储于存储器单元的存储组件中的逻辑状态。在一些实例中，输出组件630可基于耦合所述组的第二数字线与感测组件而输出存储于第二存储器单元中的逻辑状态。

命令组件635可接收包含对存储器单元执行读取操作的指令的命令，其中激活存储器单元的第一晶体管及第二晶体管是基于接收所述命令。在一些实例中，命令组件635可接收包含通过所述组的第二数字线对与感测组件耦合的第二存储器单元执行第二读取操作的指令的第二命令。

图7展示根据如本文中公开的实例的支持具有多路复用数字线的存储器阵列的一方法或若干方法700的流程图。方法700的操作可通过如本文中描述的存储器装置或其组件实施。例如，方法700的操作可通过如参考图6描述的控制器605执行。在一些实例中，控制器可执行一组指令以控制控制器的功能元件以执行所描述功能。另外或替代地，控制器可使用专用硬件来执行所描述功能的方面。

在705，控制器可激活与字线耦合的存储器单元的第一晶体管。705的操作可根据本文中描述的方法执行。在一些实例中，705的操作的方面可通过如参考图6描述的激活组件执行。

在710，控制器可激活与选择线耦合的存储器单元的第二晶体管。710的操作可根据本文中描述的方法执行。在一些实例中，710的操作的方面可通过如参考图6描述的激活组件执行。

在715，控制器可通过与选择线耦合的第三晶体管耦合数字线与感测组件，所述感测组件经配置以选择性地与包含所述数字线的一组数字线耦合。715的操作可根据本文中描述的方法执行。在一些实例中，715的操作的方面可通过如参考图6描述的耦合组件执行。

在720，控制器可基于激活第一晶体管、激活第二晶体管及耦合数字线与感测组件而通过感测组件确定存储于存储器单元的存储组件中的逻辑状态。720的操作可根据本文中描述的方法执行。在一些实例中，720的操作的方面可通过如参考图6描述的感测组件执行。

在一些实例中，如本文中描述的设备可执行一方法或若干方法，例如方法700。所述设备可包含用于以下的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：激活与字线耦合的存储器单元的第一晶体管；激活与选择线耦合的存储器单元的第二晶体管；通过与选择线耦合的第三晶体管耦合数字线与感测组件，所述感测组件经配置以选择性地与包含所述数字线的一组数字线耦合；及基于激活第一晶体管、激活第二晶体管及耦合数字线与感测组件而通过感测组件确定存储于存储器单元的存储组件中的逻辑状态。

本文中描述的方法700及设备的一些实例可进一步包含用于将选择线偏压到一电压的操作、特征、构件或指令，其中激活存储器单元的第二晶体管及耦合数字线与感测组件可为基于将选择线偏压到所述电压。本文中描述的方法700及设备的一些实例可进一步包含用于将字线偏压到第二电压的操作、特征、构件或指令，其中激活存储器单元的第一晶体管及耦合数字线与感测组件是至少部分基于将字线偏压到第二电压。在方法700的一些实例中，在加偏压于字线之前加偏压于选择线。在方法700的一些实例中，在加偏压于字线的同时或之后加偏压于选择线。

本文中描述的方法700及设备的一些实例可进一步包含用于耦合所述组的第二数字线与板线的操作、特征、构件或指令，其中耦合数字线与感测组件可为基于耦合所述组的第二数字线与板线。

本文中描述的方法700及设备的一些实例可进一步包含用于导致所述组的第二数字线浮动的操作、特征、构件或指令，其中耦合数字线与感测组件可为基于导致所述组的第二数字线浮动。

本文中描述的方法700及设备的一些实例可进一步包含用于基于通过感测组件确定逻辑状态而输出存储于存储器单元的存储组件中的逻辑状态的操作、特征、构件或指令。

本文中描述的方法700及设备的一些实例可进一步包含用于接收包含对存储器单元执行读取操作的指令的命令的操作、特征、构件或指令，其中激活存储器单元的第一晶体管及第二晶体管可为基于接收所述命令。

本文中描述的方法700及设备的一些实例可进一步包含用于以下的操作、特征、构件或指令：接收包含通过所述组的第二数字线对与感测组件耦合的第二存储器单元执行第二读取操作的指令的第二命令；基于接收第二命令而通过第三晶体管将数字线与感测组件解耦；及基于数字线与感测组件解耦而通过与第二选择线耦合的第四晶体管耦合所述组的第二数字线与感测组件。

本文中描述的方法700及设备的一些实例可进一步包含用于基于耦合所述组的第二数字线与感测组件而输出存储于第二存储器单元中的逻辑状态的操作、特征、构件或指令。

图8展示根据如本文中公开的实例的支持具有多路复用数字线的存储器阵列的方法或若干方法800的流程图。方法800的操作可通过如本文中描述的存储器装置或其组件实施。例如，方法800的操作可通过如参考图6描述的控制器605执行。在一些实例中，控制器可执行一组指令以控制控制器的功能元件以执行所描述功能。另外或替代地，控制器可使用专用硬件来执行所描述功能的方面。

在805，控制器可激活与字线耦合的存储器单元的第一晶体管。805的操作可根据本文中描述的方法执行。在一些实例中，805的操作的方面可通过如参考图6描述的激活组件执行。

在810，控制器可将选择线偏压到一电压。810的操作可根据本文中描述的方法执行。在一些实例中，810的操作的方面可通过如参考图6描述的偏压组件执行。

在815，控制器可基于将选择线偏压到所述电压而激活与选择线耦合的存储器单元的第二晶体管。815的操作可根据本文中描述的方法执行。在一些实例中，815的操作的方面可通过如参考图6描述的激活组件执行。

在820，控制器可通过与选择线耦合的第三晶体管且基于将选择线偏压到所述电压而耦合数字线与感测组件，所述感测组件经配置以选择性地与包含所述数字线的一组数字线耦合。820的操作可根据本文中描述的方法执行。在一些实例中，820的操作的方面可通过如参考图6描述的耦合组件执行。

在825，控制器可基于激活第一晶体管、激活第二晶体管及耦合数字线与感测组件而通过感测组件确定存储于存储器单元的存储组件中的逻辑状态。825的操作可根据本文中描述的方法执行。在一些实例中，825的操作的方面可通过如参考图6描述的感测组件执行。

应注意，上文描述的方法描述可行实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可行的。此外，可组合来自所述方法的两者或更多者的方面。

本公开描述一种存储器装置。在一些实例中，所述存储器装置可包含：存储器单元，其与数字线及板线耦合，所述存储器单元包括存储组件、与所述存储组件及所述数字线耦合的第一晶体管及与所述存储组件及所述板线耦合的第二晶体管；字线，其与所述第一晶体管的栅极耦合且经配置以选择性地耦合所述存储组件与所述数字线；选择线，其与所述第二晶体管的栅极耦合且经配置以选择性地耦合所述存储组件与所述板线；感测组件，其经配置以选择性地与包括所述数字线的多个数字线耦合；及第三晶体管，其与所述选择线耦合且经配置以在读取操作的至少一部分期间选择性地耦合所述数字线与所述感测组件。

在一些实例中，所述存储器装置可包含：第二存储器单元，其与所述字线及所述多个数字线的第二数字线耦合；及第四晶体管，其经配置以选择性地耦合所述多个数字线的所述第二数字线与所述感测组件，所述第四晶体管的栅极与第二选择线耦合。

本公开描述一种存储器装置。在一些实例中，所述存储器装置可包含：存储器单元，其与数字线及板线耦合，所述存储器单元包括存储组件及以串联配置连接的两个晶体管；字线，其与所述两个晶体管的第一晶体管的栅极耦合且经配置以选择所述存储器单元；选择线，其与所述两个晶体管的第二晶体管的栅极耦合且经配置以耦合所述存储器单元与所述数字线；感测组件，其经配置以选择性地与包括所述数字线的多个数字线耦合；及第三晶体管，其与所述选择线耦合且经配置以在读取操作的至少一部分期间选择性地耦合所述数字线与所述感测组件。

在一些实例中，所述两个晶体管中的至少一者的第一节点与所述存储组件耦合且所述两个晶体管中的另一者的第二节点与所述数字线耦合。在一些实例中，所述第一晶体管在所述第一节点处与所述存储组件耦合且所述第二晶体管在所述第二节点处与所述数字线耦合。在一些实例中，所述第一晶体管在所述第二节点处与所述数字线耦合且所述第二晶体管在所述第一节点处与所述存储组件耦合。

在一些实例中，所述存储器装置可包含：第二存储器单元，其与所述字线及所述多个数字线的第二数字线耦合；及第四晶体管，其经配置以选择性地耦合所述多个数字线的所述第二数字线与所述感测组件，所述第四晶体管的栅极与第二选择线耦合。在一些实例中，所述存储组件与所述板线耦合。在一些实例中，存储器单元包括动态随机存取存储器(DRAM)单元。

本公开描述一种存储器装置。在一些实例中，所述存储器装置可包含：存储器单元；字线，其与所述存储器单元耦合；数字线，其与所述存储器单元耦合且在第一方向上延伸；选择线，其与所述存储器单元耦合且在所述第一方向上延伸，所述选择线经配置以选择性地耦合所述存储器单元与所述数字线；感测组件，其经配置以选择性地与包括所述数字线的多个数字线耦合；及第一晶体管，其经配置以选择性地耦合所述数字线与所述感测组件，所述第一晶体管的栅极与所述选择线耦合。

在一些实例中，所述存储器装置可包含：第二存储器单元，其与所述字线及所述多个数字线的第二数字线耦合；及第二晶体管，其经配置以选择性地耦合所述多个数字线的所述第二数字线与所述感测组件，所述第二晶体管的栅极与第二选择线耦合。在一些实例中，所述字线在正交于所述第一方向的第二方向上延伸。在一些实例中，所述第一方向及所述第二方向平行于衬底的表面。

本公开描述一种存储器装置。在一些实例中，所述存储器装置可包含：衬底；存储器单元，其包括存储组件、第一垂直晶体管及第二垂直晶体管，所述第一垂直晶体管包括与字线耦合的第一栅极及在第一方向上远离于所述衬底的表面延伸的第一掺杂区，且所述第二垂直晶体管包括与选择线耦合的第二栅极及在所述第一方向上远离于所述衬底的所述表面延伸的第二掺杂区。

在一些实例中，所述第一方向正交于所述衬底的所述表面。在一些实例中，所述字线在平行于由所述衬底的所述表面界定的平面的第二方向上延伸。在一些实例中，所述选择线在平行于由所述衬底的所述表面界定的所述平面的第三方向上延伸，所述第三方向正交于所述第二方向。在一些实例中，所述选择线经配置以耦合与所述存储器单元相关联的数字线与感测组件，所述感测组件经配置以在读取操作期间选择性地与包括所述数字线的多个数字线耦合。

在一些实例中，所述第一掺杂区与所述衬底的所述表面相距第一距离且所述第二掺杂区与所述衬底的所述表面相距不同于所述第一距离的第二距离。在一些实例中，所述存储组件与所述衬底的所述表面相距第三距离且所述第三距离大于所述第一距离或所述第二距离。在一些实例中，所述字线与所述衬底的所述表面相距第一距离且所述选择线与所述衬底的所述表面相距不同于所述第一距离的第二距离。在一些实例中，所述第一垂直晶体管的第一节点与数字线耦合且所述第二垂直晶体管的第一节点与所述存储组件的第一节点耦合。

在一些实例中，所述第一垂直晶体管的第二节点与所述第二垂直晶体管的第二节点耦合。在一些实例中，所述第一垂直晶体管的第一节点与所述存储组件的第一节点耦合且所述第二垂直晶体管的第一节点与数字线耦合。在一些实例中，所述第一垂直晶体管的第一节点与所述存储组件的第一节点耦合且所述第二垂直晶体管的第一节点与所述存储组件的第二节点耦合。在一些实例中，所述第一垂直晶体管的第二节点与数字线耦合。在一些实例中，所述第二垂直晶体管的第二节点与板线耦合。

本文中描述的信息及信号可使用各种不同科技及技术中的任一者来表示。例如，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度。

如本文中使用，术语“虚拟接地”是指保持在约零伏特(0V)的电压但不直接与接地耦合的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施。其它实施方案也是可行的。“虚拟接地”或“经虚拟接地”意味着连接到约0V。

术语“电子通信”、“导电接触”、“经连接”及“经耦合”可指组件之间的关系，其支持组件之间的信号流。如果组件之间存在任何导电路径以可在任何时间支持组件之间的信号流，那么组件被视为彼此电子通信(或彼此导电接触或连接或耦合)。在任何给定时间，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可基于包含所连接组件的装置的操作而是开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径或所连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，所连接组件之间的信号流可使用一或多个中间组件(例如开关或晶体管)中断一段时间。

术语“耦合”是指从组件之间的开路关系(其中信号当前无法通过导电路径在组件之间传递)移动到组件之间的闭路关系(其中信号能够通过导电路径在组件之间传递)的条件。当组件(例如控制器)与其它组件耦合在一起时，组件起始改变以允许信号通过先前不允许信号流动的导电路径在其它组件之间流动。

术语“经隔离”是指组件之间的关系，其中信号当前无法在组件之间流动。如果组件之间存在开路，那么组件彼此隔离。例如，由定位于组件之间的开关分离的两个组件在开关打开时彼此隔离。当控制器隔离两个组件时，控制器产生改变，其使用先前允许信号流动的导电路径防止信号在组件之间流动。

如本文中使用，术语“短接”是指组件之间的关系，其中经由所述两个组件之间的单个中间组件的激活而在组件之间建立导电路径。例如，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换信号。因此，短接可为动态操作，其实现电子通信的组件(或线)之间的电荷流动。

本文中论述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行掺杂。

本文中论述的选择组件或晶体管可表示场效晶体管(FET)且包括包含源极、漏极与栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，退化)半导体区。可通过轻度掺杂半导体区或沟道分离源极及漏极。如果沟道是n型(即，多数载子是信号)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过将电压施加到栅极而控制沟道导电率。例如，分别将正电压或负电压施加到n型FET或p型FET可导致沟道变成导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，可“开启”或“激活”所述晶体管。当施加小于晶体管的阈值电压的电压到晶体管栅极时，可“关闭”或“撤消激活”所述晶体管。

本文中陈述的描述结合随附图式描述实例配置且不表示可实施或在权利要求书的范围内的全部实例。本文中使用的术语“示范性”意味着“充当实例、例子或说明”且非“优选”或“优于其它实例”。详细描述包含特定细节以提供对所描述技术的理解。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标签后加一破折号及区分类似组件的第二标记来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标记的类似组件中的任一者，而无关于第二参考标签。

本文中描述的信息及信号可使用各种不同科技及技术中的任一者来表示。例如，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。

可使用经设计以执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的公开内容描述的各种说明性框及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP及微处理器的组合、多个微处理器、结合DSP核心中的一或多个微处理器或任何其它此配置)。

可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及随附权利要求书的范围内。例如，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施上文描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含在权利要求书中)使用，如物项清单(例如，以例如“至少一者”或“一或多者”的词组开始的物项清单)中使用的“或”指示包含清单，使得例如A、B或C中的至少一者的清单意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，词组“基于”不应被解释为对条件闭集的参考。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，词组“基于”应以相同于词组“至少部分基于”的方式来解释。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可抹除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接可被适当地称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上文的组合还包含于计算机可读媒体的范围内。

提供本文中的描述以使所属领域的技术人员能够制成或使用本公开。所属领域的技术人员将明白对本公开的各种修改，且在不脱离本公开的范围的情况下，本文中定义的通用原理可应用于其它变动。因此，本公开不限于本文中描述的实例及设计，而应符合与本文中公开的原则及新颖特征一致的最广范围。