阅读说明：本技术 基于布线优化的碳化硅功率开关器件并联设计方法 (Parallel design method of silicon carbide power switch device based on wiring optimization ) 是由 张千帆 曲建真 崔淑梅 王金鑫 袁雪 于 2019-11-06 设计创作，主要内容包括：一种基于布线优化的碳化硅功率开关器件并联设计方法,属于电力电子技术领域。本发明针对现有SiC器件并联方案中,由于不相等的开关损耗和瞬态电流的限制,无法在多个SiC器件并联时发挥SiC器件的最佳性能的问题。包括在PCB电路板上,依次并行设置至少三个布线分隔槽,在每个布线分隔槽内设置由两个SiC器件组成的功率半桥,从而增加相邻功率半桥之间的寄生电感。本发明可改善多个SiC器件并联应用中存在的开关瞬态电流均流性能,可将SiC器件稳定可靠的应用于大功率和大电流电力电子变换器。(A parallel design method of a silicon carbide power switch device based on wiring optimization belongs to the technical field of power electronics. The invention aims at the problem that the optimal performance of the SiC device can not be exerted when a plurality of SiC devices are connected in parallel due to unequal switching loss and transient current limitation in the existing parallel connection scheme of the SiC device. The power half-bridge structure comprises at least three wiring separation grooves which are sequentially arranged on a PCB in parallel, and a power half-bridge composed of two SiC devices is arranged in each wiring separation groove, so that parasitic inductance between adjacent power half-bridges is increased. The invention can improve the current sharing performance of the switch transient current existing in the parallel application of a plurality of SiC devices, and can stably and reliably apply the SiC devices to high-power and high-current power electronic converters.)

基于布线优化的碳化硅功率开关器件并联设计方法

技术领域

本发明涉及基于布线优化的碳化硅功率开关器件并联设计方法，属于电力电子技术领域。

背景技术

碳化硅(SiC)功率开关器件可突破现有硅器件的三个性能极限：更高的阻断电压，更高的工作温度和更高的开关速度。在电力电子变换器中使用SiC器件，可显著提高系统效率，并减小冷却散热系统和无源滤波器件的体积重量，从而显著提高系统功率密度。

考虑到SiC器件的制造成品率，通常单个SiC器件的电流容量较低。为了将SiC器件应用于大功率和大电流电力电子变换器中，通常需要并联多个SiC器件。但并联SiC器件间存在的不相等的开关损耗和瞬态电流过冲会限制并联单元的最高开关频率和最大电流容量，从而无法发挥SiC器件的最佳性能。

因此，现有的SiC器件并联方案存在两个问题：1，并联器件数量通常少于3个，这限制了并联单元的最大电流容量；2通常需要增加额外辅助均流器件，如功率耦合电感、高带宽电流传感器等，这会增加系统成本，同时会提高系统复杂度，进而降低了系统整体运行的可靠性。

发明内容

针对现有SiC器件并联方案中，由于不相等的开关损耗和瞬态电流的限制，无法在多个SiC器件并联时发挥SiC器件的最佳性能的问题，本发明提供一种基于布线优化的碳化硅功率开关器件并联设计方法。

本发明的一种基于布线优化的碳化硅功率开关器件并联设计方法，包括在PCB电路板上，依次并行设置至少三个布线分隔槽，在每个布线分隔槽内设置由两个SiC器件组成的功率半桥，从而增加相邻功率半桥之间的寄生电感。

根据本发明的基于布线优化的碳化硅功率开关器件并联设计方法，所述两个SiC器件之间并联两个直流电容。

根据本发明的基于布线优化的碳化硅功率开关器件并联设计方法，所述布线分隔槽为四个，四个布线分隔槽内的八个SiC器件及八个直流电容组成一个半桥单元。

根据本发明的基于布线优化的碳化硅功率开关器件并联设计方法，还包括驱动电路的设计，所述驱动电路利用层叠母排布线方式，来降低驱动电路寄生环路电感差异，从而使相同的驱动信号施加于各并联SiC器件。

本发明的有益效果：采用本发明方法改善多个SiC器件并联应用中存在的开关瞬态电流均流性能，可将SiC器件稳定可靠的应用于大功率和大电流电力电子变换器。

本发明适用于个数多的SiC功率开关器件并联的设计中，其不增加额外辅助均流器件，通过在功率电路优化布局设计中增加分隔槽改善多个SiC器件并联应用中存在的瞬态均流问题，从而降低了系统的成本和复杂度。

附图说明

图1是采用本发明方法设计的碳化硅功率开关器件并联的示意图；图中虚线框表示布线分隔槽；

图2是图1中相邻布线分隔槽之间产生寄生电感的示意图；

图3是现有并联的碳化硅器件之间形成寄生电感的示意图；

图4是采用本发明方法设计的并联的碳化硅器件之间形成寄生电感的示意图；图中PCB分隔槽即为布线分隔槽；

图5是现有的碳化硅并联半桥中上开关管的开通瞬态电流实验测试波形图；

图6是现有的碳化硅并联半桥中下体二极管的开通瞬态电流实验测试波形图；

图7是现有的碳化硅并联半桥中下开关管的开通瞬态电流实验测试波形图；

图8是现有的碳化硅并联半桥上体二极管的开通瞬态电流实验测试波形图；

图9是采用本发明方法设计的碳化硅并联半桥中上开关管的开通瞬态电流实验测试波形图；

图10是采用本发明方法设计的碳化硅并联半桥中下体二极管的开通瞬态电流实验测试波形图；

图11是采用本发明方法设计的碳化硅并联半桥中下开关管的开通瞬态电流实验测试波形图；

图12是采用本发明方法设计的碳化硅并联半桥上体二极管的开通瞬态电流实验测试波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

具体实施方式一、结合图1和图2所示，本发明提供了一种基于布线优化的碳化硅功率开关器件并联设计方法，包括在PCB电路板上，依次并行设置至少三个布线分隔槽，在每个布线分隔槽内设置由两个SiC器件组成的功率半桥，从而增加相邻功率半桥之间的寄生电感。

本实施方式中增加布线分隔槽的主要作用是增加各个并联半桥间的寄生电感，如图2中L_p1，L_p2，L_p3，L_n1，L_n2，L_n3，L_o1，L_o2，L_o3所示。增加的寄生电感可降低各个并联SiC器件在开关过程中的存在的瞬态耦合，使得各并联SiC器件的开关瞬态条件相同，从而改善瞬态均流特性。

进一步，结合图1和图2所示，所述两个SiC器件之间并联两个直流电容。

本实施方式中，如图1示例，在电路板上共设置了四个布线分隔槽。以第一个布线分隔槽为例，其内包括一个由两个SiC器件(Q₁和Q₂)组成的功率半桥以及分布布置的直流电容(C₁和C₂)。同样，在第二个布线分隔槽内包括两个SiC器件(Q₃和Q₄)以及分布布置的直流电容(C₃和C₄)；在第三个布线分隔槽内包括两个SiC器件(Q₅和Q₆)以及分布布置的直流电容(C₅和C₆)；在第四个布线分隔槽内包括两个SiC器件(Q₇和Q₈)以及分布布置的直流电容(C₇和C₈)。图中P表示半桥模块外部连接输入端子电压正极，N表示半桥模块外部连接输入端子电压负极，O表示半桥模块外部连接输出端子。

所述布线分隔槽可实现在SiC器件开关瞬态过程中解耦分布布置的电容器，使得各并联SiC器件的开关瞬态条件相同，从而改善瞬态均流特性。

图3所示，为现有的SiC器件并联方案，其各个并联单元之间的寄生电感如L_p1，L_n2，L_o1会很小，如下表I所示：；采用布线分隔槽后，如图4所示，各个功率半桥之间的寄生电感如L_p1，L_n2，L_o1的路径长度增加了，则电感也会增加。如下表II所示：

表I

传统布局	L<sub>p1</sub>	L<sub>p2</sub>	L<sub>p3</sub>	L<sub>n1</sub>	L<sub>n2</sub>	L<sub>n3</sub>	L<sub>o1</sub>	L<sub>o2</sub>	L<sub>o3</sub>
										寄生电感(nH)	7.17	7.09	7.08	6.94	6.95	6.50	6.80	6.86	6.79

表II

采用分隔槽	L<sub>p1</sub>	L<sub>p2</sub>	L<sub>p3</sub>	L<sub>n1</sub>	L<sub>n2</sub>	L<sub>n3</sub>	L<sub>o1</sub>	L<sub>o2</sub>	L<sub>o3</sub>
										寄生电感(nH)	13.18	13.04	12.95	13.18	13.12	12.99	14.30	14.34	14.31

表Ⅰ对应于图3中的寄生电感，表Ⅱ对应于图4中的寄生电感；由表中数值可以看出，对应于图4中的寄生电感约可比图3增加一倍。也就是说，增加分隔槽以后改变了原有的电流路径，因此增加了寄生电感。

图4中的L_loop表示布线分隔槽内的环路寄生电感，环路寄生电感要求越小越好。

再进一步，作为示例，所述布线分隔槽为四个，四个布线分隔槽内的八个SiC器件及八个直流电容组成一个半桥单元。

本实施方式不局限于八个SiC器件的形式，多于或少于八个SiC器件同样适用。对应于每两个SiC器件组成的功率半桥，相应设置一个布线分隔槽即可。

所述相邻布线分隔槽的大小及间隔距离应完全相同，从而保证分隔槽之间的寄生电感相同，以均衡的减小各个并联SiC器件在开关过程中存在的瞬态耦合。

再进一步，本实施方式还包括驱动电路的设计，所述驱动电路利用层叠母排布线方式，来降低驱动电路寄生环路电感差异，从而使相同的驱动信号施加于各并联SiC器件。

所述驱动电路的布线方式可降低各驱动信号的路径传播延迟差异，最终将相同的开关驱动信号同步的施加到各并联的SiC器件上。

所述SiC器件和直流电容安装于功率板上，驱动电路设置在驱动板上，驱动板可独立安装于功率板上方。

结合图5至图12所示，为验证本文提出的SiC器件并联单元的均流效果，在800V电压和200A电流的实验条件下进行了对比试验。以图5对应图9，图6对应图10，图7对应图11，图8对应图12可以看出，经过本发明方法对电路布局优化以后，并联的碳化硅器件之间电流均流特性得到了明显改善。以图7对应图11为例，图7中瞬态电流过冲差异从14.37％降低到图11的2.78％。

综上所述，本发明方法可适用于多个(大于3个)SiC器件并联的应用，从而可将SiC器件应用在大功率和大电流电力电子变换器领域。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其他的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其他所述实施例中。