阅读说明：本技术 跨导放大器和芯片 (Transconductance amplifier and chip ) 是由 王文祺 于 2019-09-26 设计创作，主要内容包括：本申请公开了一种跨导放大器以及相关芯片,所述种跨导放大器用来依据正端输入电压(V<Sub>IP</Sub>)与负端输入电压(V<Sub>IN</Sub>)产生输出电流,跨导放大器包括：输入级(102),接收正端输入电压与负端输入电压并产生正端输出电流(I<Sub>OP</Sub>)与负端输出电流(I<Sub>ON</Sub>),输入级包括：第一晶体管(110),其闸极耦接至正端输入电压；第二晶体管(120),其闸极耦接至负端输入电压；第一电阻(109),串接于第一晶体管和第二晶体管之间；第三晶体管(114),第三晶体管的源极耦接至第一电阻和第一晶体管之间,第三晶体管的漏极用以输出正端输出电流；以及第四晶体管(124),第四晶体管的源极耦接至第一电阻和第二晶体管之间,第四晶体管的漏极用以输出负端输出电流。(A transconductance amplifier for relying on a positive input voltage (V) and related chip IP ) Input voltage (V) with negative terminal IN ) Generating an output current, the transconductance amplifier comprising: an input stage (102) receiving a positive side input voltage and a negative side input voltage and generating a positive side output current (I) OP ) And negative terminal output current (I) ON ) The input stage includes: a first transistor (110) having a gate coupled to the positive side input voltage; a second transistor (120) having a gate coupled to the negative side input voltage; a first resistor (109) connected in series between the first transistor and the second transistor; a third transistor (114), a source of the third transistor is coupled between the first resistor and the first transistor, and a drain of the third transistor is used for outputting a positive terminal output current; and a fourth transistor (124), a source of the fourth transistor is coupled between the first resistor and the second transistor, and a drain of the fourth transistor is used for outputting a negative terminal output current.)

跨导放大器和芯片

技术领域

本申请涉及一种跨导放大器和芯片，尤其涉及一种利用能够改善跨导放大器的准确度和线性度的跨导放大器和芯片。

背景技术

习知的跨导放大器中，交流电压加于输入级的晶体管的闸极和源极之间，产生的漏极电流会受所述输入级的晶体管的跨导影响，由于电流会流过所述输入级的晶体管，因此会使所述跨导放大器产成误差。又，由于所述输入级的晶体管的跨导非线性，造成所述跨导放大器的线性度跟著变差，除此之外，习知的跨导放大器在功耗上也有进一步改善的空间。有鉴于此，如何改善上述问题，已成为本领域的一个重要的工作项目。

发明内容

本申请的目的之一在于公开一种跨导放大器和芯片，来解决上述问题。

本申请的一实施例公开了一种跨导放大器，用来依据正端输入电压与负端输入电压产生输出电流，所述跨导放大器包括：输入级，接收所述正端输入电压与所述负端输入电压并产生正端输出电流与负端输出电流，所述输入级包括：第一晶体管，其闸极耦接至所述正端输入电压；第二晶体管，其闸极耦接至所述负端输入电压；第一电阻，串接于所述第一晶体管和所述第二晶体管之间；第三晶体管，所述第三晶体管的源极耦接至所述第一电阻和所述第一晶体管之间，所述第三晶体管的漏极用以输出所述正端输出电流；以及第四晶体管，所述第四晶体管的源极耦接至所述第一电阻和所述第二晶体管之间，所述第四晶体管的漏极用以输出所述负端输出电流；以及输出级，用来依据所述正端输出电流以及所述负端输出电流产生所述输出电流。

本申请的一实施例公开了一种芯片，包括上述的跨导放大器。

本申请实施例针对跨导放大器进行改良，可提高准确度并节省功耗。

附图说明

图1为本申请的跨导放大器的第一实施例的示意图。

图2为图1的跨导放大器的输入级的实施例的示意图。

图3为图1的跨导放大器的输出级的实施例的示意图。

图4为本申请的跨导放大器的第二实施例的示意图。

图5为图4的跨导放大器的输入级的实施例的示意图。

图6为图4的跨导放大器的偏置电流控制电路的实施例的示意图。

图7为图4的跨导放大器的输出级的实施例的示意图。

其中，附图标记说明如下：

100、200 跨导放大器

102、202 输入级

104、304 输出级

109 第一电阻

110 第一晶体管

111 第一电流源

112 第三电流源

114 第三晶体管

115 第七电流源

116 第五晶体管

117 第一电容

120 第二晶体管

121 第二电流源

122 第四电流源

124 第四晶体管

125 第八电流源

126 第六晶体管

127 第二电容

131 第七晶体管

134 第九电流源

141 第八晶体管

144 第十电流源

132、133、142、143、334、344、 晶体管

118、128、215、216、225、226、

217、227、228、334、344

206 偏置电流控制电路

211 第二电阻

212 第九晶体管

213 第十一电流源

214 第十二电流源

222 第十晶体管

223 第十三电流源

224 第十四电流源

V_IP 正端输出电压

V_IN 负端输出电压

I_OP 正端输出电流

I_ON 负端输出电流

I_OUT 输出电流

V₁ 第一参考电压

V₂ 第二参考电压

V₃ 第三参考电压

V_BP、V_BN 参考电压

V_CTP 第一控制电压

V_CTN 第二控制电压

具体实施方式

以下揭示内容提供了多种实施方式或示例，其能用以实现本发明内容的不同特征。下文所述之组件与配置的具体例子系用以简化本发明内容。当可想见，这些叙述仅为例示，其本意并非用于限制本发明内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本发明内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位(如，旋转90度或处于其他方位)，而这些空间上相对的描述词汇就应该做相应的解释。

虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10％、5％、1％或0.5％之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比(例如用以描述材料用量、时间长短、温度、操作条件、数量比率及其他相似者)均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随申请专利范围所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。

跨导放大器应用在许多不同的电路中，跨导放大器的输入为电压，输出为电流。输出电流除以输入电压即定义为跨导放大器的跨导。具体来说，交流电压加于习知的跨导放大器的输入级的晶体管的闸极和源极之间，产生的漏极电流会受所述输入级的晶体管的跨导影响，由于电流会流过所述输入级的晶体管，且所述电流直接影响输出电流，因此所述输入级的晶体管的跨导会影响习知的跨导放大器的输出电流，产成误差。又，由于所述输入级的晶体管的跨导非线性，造成习知的跨导放大器的线性度跟著受到影响。除此之外，不管习知的跨导放大器的输出电流的大小，都要消耗固定大小的偏置电流，因此，习知的跨导放大器在功耗上也有进一步改善的空间。

本申请的跨导放大器能藉由改变输入级的晶体管配置来改善跨导放大器的误差并提升线性度。另外，藉由额外的偏置电流控制电路，可改善跨导放大器的功耗。

图1为本申请的跨导放大器的第一实施例的示意图。跨导放大器100用来依据正端输入电压V_IP与负端输入电压V_IN产生输出电流I_OUT。跨导放大器100包括输入级102和输出级104。输入级102接收正端输入电压V_IP与负端输入电压V_IN并产生正端输出电流I_OP与负端输出电流I_ON，输出级104依据正端输出电流I_OP以及负端输出电流I_ON产生输出电流I_OUT。在本实施例中，跨导放大器100为轨到轨输入/输出跨导放大器。

图2为图1的跨导放大器的输入级的实施例的示意图。图2的输入级102包括第一晶体管110、第二晶体管120、第一电阻109、第三晶体管114、第四晶体管124、第五晶体管116、第六晶体管126、第一电流源、第二电流源121、第三电流源112、第四电流源122、第七电流源115、第八电流源125、第一电容117以及第二电容127。

在本实施例及接下来的说明中，第一晶体管110、第二晶体管120、第三晶体管114和第四晶体管124为P型晶体管；第五晶体管116和第六晶体管126为N型晶体管。但本申请不以此为限，在某些实施例中，亦可通过对输入级102进行变化来改变其中的晶体管的极性，例如将第一晶体管110、第二晶体管120、第三晶体管114和第四晶体管124改变为P型晶体管；以及将第五晶体管116和第六晶体管126改变为N型晶体管。

在本实施例中，跨导放大器100为轨到轨输入/输出跨导放大器，因此，在图2的输入级102中，第一参考电压V₁大于第三参考电压V₃，以及第三参考电压V₃大于第二参考电压V₂。具体来说，第一参考电压V₁为第三参考电压V₃的两倍，第二参考电压V₂是接地电压。但本申请不以此为限。

如图2所示，第一晶体管110的闸极耦接至正端输入电压V_IP，第二晶体管120的闸极耦接至负端输入电压V_IN，第一电阻109串接于第一晶体管110和第二晶体管120之间，具有电阻值R₁，具体来说，第一电阻109的一端耦接于第一晶体管110的源极，第一电阻109的另一端耦接于第二晶体管120的源极。第三晶体管114的源极耦接至第一晶体管110的源极，第三晶体管114的漏极用以输出正端输出电流I_OP；第四晶体管124的源极耦接至第二晶体管120的源极，第四晶体管124的漏极用以输出负端输出电流I_ON。

第一电流源111耦接于第一参考电压V₁和第一晶体管110的源极之间，用来产生第一偏置电流从第一参考电压V₁流至第一晶体管110的源极；第二电流源112耦接于第二参考电压V₂和第一晶体管110的漏极之间，用来产生第二偏置电流从第一晶体管110的漏极流至第二参考电压V₂；第三电流源121耦接于第一参考电压V₁和第二晶体管120的源极之间，用来产生第三偏置电流从第一参考电压V₁流至第二晶体管120的源极；第四电流源122耦接于第二参考电压V₂和第二晶体管120的漏极之间，用来产生第四偏置电流从第二晶体管120的漏极流至第二参考电压V₂。其中所述第一偏置电流大于和所述第二偏置电流，且所述第三偏置电流大于所述第四偏置电流。

本实施例中，正端输入电压V_IP和负端输入电压V_IN之间的电压差不会影响第一晶体管110和第二晶体管120的源极到漏极电流。也就是说，第一晶体管110的源极和第二晶体管120的源极之间的电压差(即第一电阻109的两端的电压差)和正端输入电压V_IP与负端输入电压V_IN的电压差相同，不会受跟第一晶体管110的跨导及/或第二晶体管120的跨导的影响，且第三晶体管114的源极和第四晶体管124的源极之间的电压差，也会和第一晶体管110的源极和第二晶体管120的源极之间的电压差相同。因此，正端输出电流I_OP和负端输出电流I_ON的差，即I_OP-I_ON被锁定在2*(V_IP-V_IN)/R₁。这样一来，第一晶体管110的跨导及/或第二晶体管120的跨导便不会对跨导放大器100的输出电流I_OUT贡献误差，第一晶体管110的跨导和第二晶体管120的跨导本身具有的线性度不佳问题也就不会影响跨导放大器100的线性度。

图2中还包括第五晶体管116、第六晶体管126、第七电流源115、第八电流源125、第一电容117、第二电容127。在本实施例中，第五晶体管116和第六晶体管126为N型晶体管，但本申请不以此限。第五晶体管116的漏极耦接于第三晶体管114的闸极，第五晶体管116的源极耦接于第二参考电压V₂，第五晶体管116的闸极耦接于第一晶体管110的漏极；第六晶体管126的漏极耦接于第四晶体管124的闸极，第六晶体管126的源极耦接于第二参考电压V₂，第六晶体管126的闸极耦接于第二晶体管120的漏极；第一电容117耦接于第五晶体管116的闸极和漏极之间；第二电容127耦接于第六晶体管126的闸极和漏极之间。第一电容117和第二电容127用作回路补偿。第七电流源115耦接于第三参考电压V₃和第五晶体管116的漏极之间；第八电流源125耦接于第三参考电压V₃和第六晶体管126的漏极之间。

图3为图1的跨导放大器的输出级的实施例的示意图。图3的跨导放大器100的输出级104包括第七晶体管131、第八晶体管141、第九电流源134、第十电流源144以及晶体管132、133、142、143。其中第七晶体管131和第八晶体管141为N型晶体管，晶体管132、133、142、143为P型晶体管，但本申请不以此限。

第七晶体管131的源极耦接至跨导放大器100的输入级102的第三晶体管114的漏极，用来接受正端输出电流I_OP；第八晶体管141的源极耦接至跨导放大器100的输入级102的第四晶体管124的漏极，用来接受负端输出电流I_ON。第七晶体管131的闸极耦接至第八晶体管141的闸极，并一同耦接至参考电压V_BN。第九电流源134耦接于第七晶体管131的源极和第二参考电压V₂之间，用来产生第九偏置电流；第十电流源144耦接于第八晶体管141的源极和第二参考电压V₂之间，用来产生第十偏置电流。

晶体管132的漏极耦接至第七晶体管131的漏极，晶体管132的源极耦接至晶体管133的漏极，晶体管133的源极耦接至第三参考电压V₃，晶体管142的漏极耦接至第八晶体管141的漏极，晶体管142的源极耦接至晶体管143的漏极，晶体管143的源极耦接至第三参考电压V₃，晶体管132的闸极耦接至晶体管142的闸极，并一同耦接至参考电压V_BP。晶体管133的闸极耦接至晶体管143的闸极，并一同耦接至晶体管132的漏极。晶体管133和晶体管143构成电流镜电路，并将正端输出电流I_OP和负端输出电流I_ON转换成输出电流I_OUT从第八晶体管141的漏极和晶体管142的漏极之间输出。

图4为本申请的跨导放大器的第二实施例的示意图。跨导放大器200用来依据正端输入电压V_IP与负端输入电压V_IN产生输出电流I_OUT。和跨导放大器100的差别在于，跨导放大器200另包括偏置电流控制电路206，且因应偏置电流控制电路206的加入，输入级102也做了变化成为输入级202，输出级104也做了变化成为输入级304。输入级202接收正端输入电压V_IP与负端输入电压V_IN并产生正端输出电流I_OP与负端输出电流I_ON，输出级104依据正端输出电流I_OP以及负端输出电流I_ON产生输出电流I_ON。偏置电流控制电路206依据正端输入电压V_IP与负端输入电压V_IN产生第一控制电压V_CTP，用来调整输入级202中的偏压电流大小，简单来说，当正端输入电压V_IP与负端输入电压V_IN之间的电压差越大，跨导放大器200的输出电流I_OUT越大，输入级202也就需要使用到越大的偏置电流，因此偏置电流控制电路206会依据正端输入电压V_IP与负端输入电压V_IN之间的电压差来决定输入级202的偏置电流，相较于不使用偏置电流控制电路206的情况，即无论正端输入电压V_IP与负端输入电压V_IN之间的电压差大小，输入级102都需要固定大小的偏置电流，图4的实施例可以帮助节省输入级202的功耗。

跨导放大器200的偏置电流控制电路206又依据正端输入电压V_IP与负端输入电压V_IN产生第二控制电压V_CTN，用来调整输出级304中的偏压电流大小，且因应此变化，输出级104也做了变化成为输入级304。简单来说，当正端输入电压V_IP与负端输入电压V_IN之间的电压差越大，跨导放大器200的输出电流I_OUT越大，输出级304也就需要使用到越大的偏置电流，因此偏置电流控制电路206会依据正端输入电压V_IP与负端输入电压V_IN之间的电压差来决定输出级304的偏置电流，相较于不使用偏置电流控制电路206的情况，即无论正端输入电压V_IP与负端输入电压V_IN之间的电压差大小，输出级104都需要固定大小的偏置电流，图4的实施例可以进一步帮助节省输出级304的功耗。

图5为图4的跨导放大器200的输入级202的实施例的示意图。输入级202和图2的输入级102的差异在于新增了晶体管118和晶体管128，在本实施例中，晶体管118和晶体管128为P型晶体管，但本申请不以此为限。晶体管118的源极耦接至第一参考电压V₁，晶体管118的漏极耦接至第三晶体管114的源极，晶体管128的源极耦接至第一参考电压V₁，晶体管128的漏极耦接至第四晶体管124的源极，晶体管118和晶体管128的闸极受到第一控制电压V_CTP的控制，以调整第五偏置电流和第六偏置电流的大小，藉以帮助节省输入级202的功耗。

图6为图4的跨导放大器200的偏置电流控制电路206的实施例的示意图。偏置电流控制电路206包括第九晶体管212、第十晶体管222、第二电阻211、第十一电流源213、第十二电流源214、第十三电流源223、第十四电流源224以及晶体管215、216、225、226、217、227、228。在本实施例中，第九晶体管212、第十晶体管222、晶体管217和227为P型晶体管，晶体管215、216、225、226和228为N型晶体管，但本申请不以此为限。

如图6所示，第九晶体管212的闸极耦接至正端输入电压V_IP，第十晶体管222的闸极耦接至负端输入电压V_IN，第二电阻211串接于第九晶体管212和第十晶体管222之间，具有电阻值R₂，具体来说，第二电阻211的一端耦接于第九晶体管212的源极，第二电阻211的另一端耦接于第十晶体管222的源极。

第十一电流源213耦接于第一参考电压V₁和第九晶体管212的源极之间，用来产生第十一偏置电流从第一参考电压V₁流至第九晶体管212的源极；第十二电流源214耦接于第二参考电压V₂和第九晶体管212的漏极之间，用来产生第十二偏置电流从第九晶体管212的漏极流至第二参考电压V₂；第十三电流源223耦接于第一参考电压V₁和第十晶体管222的源极之间，用来产生第十三偏置电流从第一参考电压V₁流至第十晶体管222的源极；第十四电流源224耦接于第二参考电压V₂和第十晶体管222的漏极之间，用来产生第十四偏置电流从第十晶体管222的漏极流至第二参考电压V₂。其中所述第十一偏置电流大于和所述第十二偏置电流，且所述第十三偏置电流大于所述第十四偏置电流。

不像输入级102或202的配置，偏置电流控制电路206中的第九晶体管212和第十晶体管222的源极到漏极电流并没有被锁住，因此正端输入电压V_IP和负端输入电压V_IN之间的电压差会反应在第十二电流源214的所述第十二偏置电流和第十四电流源224的所述第十四偏置电流。因为偏置电流控制电路206仅用来产生控制第一控制电压V_CTP而非用作输入级，因此第九晶体管212和第十晶体管222的跨导所造成的误差对整体准确度并不会造成伤害。晶体管215和216形成第一电流镜电路，晶体管225和226形成第二电流镜电路，晶体管217和晶体管227形成第三电流镜电路。通过所述第一电流镜电路和所述第二电流镜电路，第九晶体管212和第十晶体管222的漏极电流的电流差会反应在晶体管217的漏极电流。并通过所述形成第三电流镜电路反应到晶体管227的漏极电流。晶体管227的闸极电压即可用作第一控制电压V_CTP。

以图4的偏置电流控制电路206来说，晶体管228的闸极电压即可用作第二控制电压V_CTN。而图7为图4的跨导放大器200的输出级304的实施例的示意图。输出级304和图3的输出级104的差异在于，图3的输出级104的第九电流源134和第十电流源144在图7的输出级304中分别以晶体管334和晶体管344实现，在本实施例中，晶体管334和晶体管344为N型晶体管，但本申请不以此为限。晶体管334的源极耦接至第二参考电压V₂，晶体管334的漏极耦接至第七晶体管131的源极，晶体管344的源极耦接至第二参考电压V₂，晶体管344的漏极耦接至第八晶体管141的源极，晶体管334和晶体管344的闸极受到第二控制电压V_CTN的控制，以调整第九偏置电流和第十偏置电流的大小，藉以进一步节省输出级304的功耗。

本申请还提供了一种芯片，其包括上述的跨导放大器100/200。

本申请实施例针对习知的跨导放大器进行改良，藉由改变输入级的晶体管配置来改善跨导放大器的误差并提升线性度。另外，藉由额外的偏置电流控制电路，可改善跨导放大器的功耗。

上文的叙述简要地提出了本申请某些实施例之特征，而使得本申请所属技术领域具有通常知识者能够更全面地理解本发明内容的多种态样。本申请所属技术领域具有通常知识者当可明了，其可轻易地利用本发明内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述之实施方式相同的目的和/或达到相同的优点。本申请所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本发明内容之精神与范围，且其可进行各种变更、替代与更动，而不会悖离本发明内容之精神与范围。