电子器件
阅读说明：本技术 电子器件 (Electronic device ) 是由 阿布舍克·班纳吉 P·范米尔贝克 皮特·莫昂 于 2019-07-17 设计创作，主要内容包括：本发明公开了一种电子器件。该电子器件可以包括沟道层,该沟道层包含Al<Sub>z</Sub>Ga<Sub>(1-z)</Sub>N,其中0≤z≤0.1；栅极介电层；以及高电子迁移率晶体管(HEMT)的栅极电极。栅极介电层可以设置在沟道层与栅极电极之间。所述栅极电极包括接触所述栅极介电层的栅极电极膜,其中所述栅极电极膜可以包含某种材料,其中所述材料具有的电子亲和能与带隙能量的总和为至少6eV。在一些实施方案中,该材料可以包括p型半导体材料。用于所述栅极电极膜的所述特定材料可以被选择来实现增强型HEMT的所期望的阈值电压。在另一个实施方案中,阻挡层的一部分可以在栅极结构下方保持完整。这样的配置可以改善载流子迁移率并减少Rdson。(The invention discloses an electronic device. The electronic device may include a channel layer including Al z Ga (1‑z) N, wherein z is more than or equal to 0 and less than or equal to 0.1; a gate dielectric layer; and a gate electrode of a High Electron Mobility Transistor (HEMT). A gate dielectric layer may be disposed between the channel layer and the gate electrode. The gate electrode comprises a gate electrode film contacting the gate dielectric layer, wherein the gate electrode film may comprise a material having an electron affinity withThe sum of the band gap energies is at least 6 eV. In some embodiments, the material may include a p-type semiconductor material. The particular material used for the gate electrode film can be selected to achieve a desired threshold voltage for an enhancement mode HEMT. In another embodiment, a portion of the barrier layer may remain intact under the gate structure. Such a configuration may improve carrier mobility and reduce Rdson.)
技术领域
本公开涉及电子器件，并且更具体地涉及包括高电子迁移率晶体管的电子器件，高电子迁移率晶体管包括栅极介电层和栅极电极。
背景技术
高电子迁移率晶体管可以是增强型晶体管。在一些增强型高电子迁移率晶体管中，p型GaN层用作栅极电极并接触沟道层。这样的配置可有助于改善夹断电压；然而，在栅极电极下的载流子迁移率降低，并且导致源极电极与漏极电极之间的导通状态电阻更高。一些设计(诸如多指状物配置)可以具有相对较高的夹断电压以确保所有的指状物都被关断。期望进一步改进增强型高电子迁移率晶体管，而没有前面提到的不利复杂情况。
发明内容
本发明要解决的问题是提供可包括具有足够高的阈值电压的增强型晶体管的电子器件。
在一方面，提供了电子器件。该电子器件可以包括沟道层，该沟道层包含AlzGa(1-z)N，其中0≤z≤0.1；栅极介电层；以及高电子迁移率晶体管的栅极电极，其中栅极介电层设置在沟道层与栅极电极之间，并且栅极电极包括接触栅极介电层的第一栅极电极膜，其中第一栅极电极膜包含某种材料，其中材料具有的电子亲和能与带隙能量的总和为至少6eV。
在一个实施方案中，栅极介电层可以包括：第一介电膜，该第一介电膜包含第一介电材料；以及第二介电膜，该第二介电膜覆盖在第一介电膜上面并包含第二介电材料，其中与沟道层的半导体材料和第一介电材料相比，第二介电材料具有更高能量的导带和价带，并且与沟道层的半导体材料和第一介电材料相比，第二介电材料具有更大带隙能量。
在另一个实施方案中，第一栅极电极膜的材料可以包括具有至少1×1017个原子/立方厘米的掺杂物浓度的多晶p型半导体材料。
在一个特定实施方案中，栅极电极还可以包括第二栅极电极膜，该第二栅极电极膜覆盖在第一栅极电极膜上面，其中欧姆接触形成在第一栅极电极膜与第二栅极电极膜之间的界面处。
在另一个特定实施方案中，栅极电极还可以包括第二栅极电极膜，该第二栅极电极膜覆盖在第一栅极电极膜上面，其中第二栅极电极膜是p型含金属膜。
在另外的特定实施方案中，栅极电极还可以包括第二栅极电极膜，该第二栅极电极膜覆盖在第一栅极电极膜上面，其中第二栅极电极膜包括具有在4.6eV至6.0eV的范围内的功函数的金属。
在另一方面，提供了电子器件。该电子器件可以包括沟道层，该沟道层包含AlzGa(1-z)N，其中0≤z≤0.1；以及高电子迁移率晶体管的栅极电极。栅极电极层可以覆盖在沟道层上面，并且栅极电极可以包括第一栅极电极膜和第二栅极电极膜。在栅极电极内，与栅极电极中的任何其他栅极电极膜相比，第一栅极电极膜可更靠近沟道层，并且与栅极电极中的任何其他栅极电极膜相比，第二栅极电极膜可更远离沟道层。第一栅极电极膜可以包含第一材料，其中第一材料具有的电子亲和能与带隙能量的总和为至少6eV。
在一个实施方案中，栅极电极还可以包括第三栅极电极膜，该第三栅极电极膜设置在第一栅极电极膜与第二栅极电极膜之间，该第三栅极电极膜可以具有与第一栅极电极膜的功函数相同或比第一栅极电极膜的功函数更小并与第二栅极电极膜的功函数相同或比第二栅极电极膜的功函数更大的功函数。
在一个特定实施方案中，该电子器件还可以包括阻挡层，该阻挡层覆盖在沟道层上面，其中第一栅极电极膜接触阻挡层并包含单晶p型GaN，第三栅极电极膜包含多晶p型GaN，并且第二栅极电极膜包括含金属膜，其中欧姆接触形成在第二栅极电极膜与第三栅极电极膜之间的界面处。
在另外的方面，提供了电子器件。该电子器件可以包括高电子迁移率晶体管，该高电子迁移率晶体管包括：
沟道层，该沟道层包含GaN；
阻挡层，该阻挡层覆盖在沟道层上面并包含AlxInyGa(1-x-y)N，其中0<x≤1，并且0≤y≤0.3；
栅极介电层，该栅极介电层部分地而非完全地延伸穿过阻挡层，其中：
栅极介电层包括第一介电膜和覆盖在第一介电膜上面的第二介电膜，
第一介电膜包含第一介电材料，
第二介电膜包含与第一介电材料不同的第二介电材料，
与GaN和第一介电材料相比，第二介电材料具有更高能量的导带和价带，并且
与沟道层的半导体材料和第一介电材料相比，第二介电材料具有更大带隙能量，
栅极电极，其中栅极介电层设置在沟道层与栅极电极之间，并且该栅极电极包括：
多晶p型半导体膜，该多晶p型半导体膜与栅极介电层接触；和
含金属膜，该含金属膜覆盖在多晶p型半导体膜上面并与其接触，其中：
欧姆接触形成在多晶p型半导体膜与含金属膜之间的界面处，并且
含金属膜包含功函数大于铝的功函数的金属；
栅极互连件，该栅极互连件接触栅极电极；
源极电极；和
漏极电极。
本发明的技术效果是通过使栅极电极具有足够高的功函数以增加晶体管的阈值电压来实现。这样的栅极电极特别适于其中栅极电极具有多指状物配置的晶体管。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括工件的一部分的剖视图的图示，该工件包括衬底、缓冲层、沟道层、缓冲层和钝化层。
图2包括在使缓冲层的一部分图案化并形成栅极介电层之后的图1的工件的剖视图的图示。
图3包括在形成下部栅极电极膜之后的图2的工件的剖视图的图示。
图4包括在形成上部栅极电极膜之后的图3的工件的剖视图的图示。
图5包括在形成源极电极和漏极电极以及栅极互连件之后的图4的工件的剖视图的图示。
图6包括根据一个实施方案的多指状物晶体管设计的布局的顶视图的图示。
图7包括根据另一个实施方案的多指状物晶体管设计的布局的顶视图的图示。
图8包括工件的一部分的剖视图的图示，该工件包括根据另一个实施方案的增强型高电子迁移率晶体管。
图9包括随具有不同的功函数的下部栅极电极膜的栅极电压而变的漏极电流的曲线图。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于理解本发明的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导内容的具体实现方式和实施方案。提供该着重点以帮助描述所述教导内容，而不应被解释为对所述教导内容的范围或适用性的限制。然而，基于如本申请中所公开的教导内容，可以采用其他实施方案。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或此类方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而不是排他性的或。例如，条件A或B由以下任一项满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并且给出本发明的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)的差值为合理差值。
对应于元素周期表中的列的族编号是基于2016年11月28日版IUPAC元素周期表。
除非另外定义，否则本文所用的所有技术和科学术语具有与本发明所属领域的技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并且可在半导体和电子领域中的教科书和其他来源中找到。
电子器件可以包括：沟道层，该沟道层包含AlzGa(1-z)N，其中0≤z≤0.1；栅极介电层；以及高电子迁移率晶体管(HEMT)的栅极电极。栅极介电层可以设置在沟道层与栅极电极之间。栅极电极包括接触栅极介电层的第一栅极电极膜，其中第一栅极电极膜可以包含某种材料，其中该材料具有的电子亲和能与带隙能量的总和为至少6eV。在一些实施方案中，该材料可以包括p型半导体材料。
与具有(1)没有栅极介电层的p型GaN栅极电极和(2)栅极介电层和金属栅极电极的HEMT中的每个相比，这种器件的实施方案可以具有带有更高阈值电压的增强型HEMT。在非限制性实施方案中，可以获得相对较高的阈值电压，其中栅极电极包括具有约7eV的功函数的多晶p型半导体材料。在另一个实施方案中，可以使用p型Si材料，并且该p型Si材料具有约5.1eV的功函数。相对较高的功函数(与化学气相沉积的TiN相比)提供阈值电压的增加。对于功函数的每1eV增量，阈值电压就会增加约1V。在一个特定实施方案中，增量可以是至少0.2V、至少0.5V、至少1.1V或更高。因此，在阅读本说明书之后，技术人员将会知道，阈值电压可以通过选择用于栅极电极的材料来改变。
在一个实施方案中，阻挡层的一部分可以在栅极结构下方保持完整。这样的配置可以改善载流子迁移率并减少导通状态电阻(Rdson)。该工艺可以允许形成相对较厚的阻挡层并去除阻挡层的一部分，或可以与形成相对较薄的阻挡层的工艺结合，并且访问区域从阻挡层的在栅极区域外的暴露部分生长。因此，可以使用不同的工艺流程来实现本文所述的益处。
图1包括其中正在形成HEMT的工件100的一部分的剖视图。工件100可以包括衬底102、缓冲层104、沟道层106、阻挡层108和钝化层110。衬底102可以包含硅、蓝宝石(单晶Al2O3)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga2O3)、尖晶石(MgAl2O4)、另一种合适的基本上单晶的材料等。沿着主表面的具体材料和晶体取向的选择可以根据上面半导体层的组成来选择。
缓冲层104可以包含III-N材料，并且在一个特定实施方案中，包含AlaGa(1-a)N，其中0≤a≤1。缓冲层104的组成可取决于沟道层106的组成和HEMT的设计操作电压。缓冲层104的组成可以随着厚度而改变，使得缓冲层104越靠近衬底102其铝含量相对越高，并且越靠近沟道层106其镓含量相对越高。在一个特定实施方案中，靠近衬底102的缓冲层104中的阳离子(金属原子)含量可以是10原子％至100原子％的Al，其余为Ga，并且靠近沟道层106的缓冲层104中的阳离子含量可以是0原子％至50原子％的Al，其余为Ga。在另一个实施方案中，缓冲层104可包括多个膜。缓冲层104可以具有在约1微米至5微米的范围内的厚度。
沟道层106可以包含AlzGa(1-z)N，其中0≤z≤0.1，并且具有在约10nm至4000nm的范围内的厚度。在一个特定实施方案中，沟道层106是GaN层(z＝0)。沟道层106可以无意中掺杂或掺杂有电子供体(n型)掺杂物或电子受体(p型)掺杂物。高密度二维电子气体(2DEG)可以形成在沟道层106和阻挡层108的界面的部分附近，并且当处于导通状态时，其负责晶体管结构的高迁移率和低电阻率。在增强型HEMT中，当HEMT处于关断状态时，2DEG可以不存在于栅极结构下方。2DEG电子的任何减少都将增加晶体管的导通电阻。在一个实施方案中，受体(当载流子是电子时)或供体(当载流子是空穴时)的浓度可以合理地保持尽可能低。
在一个特定实施方案中，当使用金属有机化学气相沉积(MOCVD)来形成沟道层106时，受体可包含来自源气体(例如，Ga(CH3)3)的碳。在一个特定实施方案中，最低陷阱浓度是期望的，但是可能受到生长或沉积条件以及前体纯度的限制。因此，随着沟道层106的生长，一些碳可能变得被并入，并且这种碳可导致无意掺杂。碳含量可以通过控制诸如沉积温度和流量的沉积条件来控制。在一个实施方案中，沟道层106的载流子杂质浓度大于0且小于1×1014个原子/立方厘米、小于1×1015个原子/立方厘米或小于1×1016个原子/立方厘米，并且在另一个实施方案中至多1×1016个原子/立方厘米。在又一个实施方案中，载流子杂质浓度在1×1013个原子/立方厘米至1×1016个原子/立方厘米的范围内。
在一个实施方案中，沟道层106具有至少50nm的厚度。当厚度小于50nm时，2DEG可能更难生成、维持或两者皆难。在另一个实施方案中，沟道层106具有至多5000nm的厚度。在一个特定实施方案中，在50nm至300nm的范围内的厚度可以提供足够厚的沟道层106，以允许2DEG的适当的生成和维持，并且仍然获得合理的Rdson。尽管未示出，但是如果需要，可以在沟道层106与阻挡层108之间使用间隔层。
阻挡层108可以包含III-V半导体材料，诸如III-N半导体材料。在一个特定实施方案中，阻挡层可以包含AlxInyGa(1-x-y)N，其中0<x≤1，并且0≤y≤0.3。阻挡层108可以包括单个膜或多个膜。当阻挡层108包括多个膜时，铝含量可以保持为基本上相同的，或随距沟道层106的距离增加而增加。随着阻挡层108中的铝含量的增加，阻挡层108的厚度可以相对较薄。在一个实施方案中，阻挡层108具有至少10nm的厚度，并且在另一个实施方案中，阻挡层108具有至多150nm的厚度。在一个特定实施方案中，阻挡层108具有在20nm至90nm的范围内的厚度。
缓冲层104、沟道层106和阻挡层108使用外延生长技术形成，并且因此阻挡层108、沟道层106和缓冲层104的至少一部分可以是单晶的。在一个特定实施方案中，含金属膜可使用金属有机化学气相沉积形成。
钝化层110可以包括一个或多个膜。在一个实施方案中，钝化层110可以包括单个氮化硅膜。在另一个实施方案中，钝化层110可以包括更靠近阻挡层108的下部氮化硅膜、氮化铝膜和更远离阻挡层108的上部氮化硅膜，其中氮化铝膜设置在两个氮化硅膜之间。可以通过金属有机化学气相沉积(MOCVD)来沉积钝化层110以维持下面层的晶体质量。钝化层110具有在2nm至150nm的范围内的厚度。
钝化层110被图案化以去除阻挡层108和钝化层110的在将随后形成栅极结构的栅极区域内的部分。氮化硅膜可以使用干蚀刻去除，干蚀刻使用氟化学物质诸如SF6、CHF3、NF3等。使用氟化学物质不会显著地蚀刻含铝膜或层，因为AlF3形成并停止进一步蚀刻含铝膜或层。因此，在去除与阻挡层108接触的氮化硅膜之后，阻挡层108没有被显著地蚀刻。当钝化层110包括氮化铝膜时，氮化铝膜可以使用氯化学物质诸如BCl3、HCl、Cl2等来去除，或使用碱诸如氢氧化四甲基铵((CH3)4)NOH或TMAH)、KOH、NaOH等来湿蚀刻。钝化层110的单个膜或膜的组合的干蚀刻可以使用定时蚀刻、端点检测或端点检测与定时过蚀刻的组合来执行。
当蚀刻阻挡层108时，可以小心操作以有助于维持阻挡层108和沟道层106的晶体质量。例如，当阻挡层108被等离子体蚀刻时，阻挡层108、沟道层106或两者的暴露部分可能被等离子体损伤，从而降低在随后形成栅极结构的位置处的晶体质量。在非限制性实施方案中，阻挡层108的一部分可以使用原子层蚀刻来去除。对于原子层蚀刻，氧化物单层从阻挡层108形成，并且氧化物使用湿蚀刻剂去除。对于每个氧化-湿蚀刻循环，阻挡层108的厚度的约1.0nm至1.9nm会被去除。重复氧化和湿蚀刻，直到去除所期望的厚度的阻挡层108。在一个实施方案中，阻挡层108中的一些沿着开口的底部保留并具有大于0nm且至多5nm的厚度。阻挡层108的剩余部分有助于改善在栅极结构下方的载流子迁移率，并且保持Rdson低于随后形成的栅极介电层接触沟道层106时的情况。在另一个实施方案中，可以蚀刻阻挡层108，直到暴露沟道层106。
栅极介电层240形成在沟道层106和阻挡层108上方，如图2所示。栅极介电层可以包括下部介电膜242，并且可以包括一个或多个其他膜。在所示的实施方案中，栅极介电层240还包括上部介电膜244。下部介电膜242可以使用某种技术来形成为与下面的半导体层(诸如阻挡层108或沟道层106)接触，以在下面的半导体层与下部介电膜242之间实现所期望的界面。下部介电膜242可以具有各种组成，这些组成可取决于下面的半导体层的组成。在一个实施方案中，下部介电膜242可以包含氮化物、氧化物或氮氧化物。示例性材料可包括Si3N4、Al2O3、ZrO2、HfO2、SiO2、TiO2、Ta2O5、Nb2O5、另一种合适的金属氧化物或对应的氮氧化物。
沉积技术可取决于为下部介电膜242形成的特定材料。对于Si3N4，下部介电膜242可以使用卤化硅和含氮源气体形成。在一个实施方案中，卤化硅可包括SiH3Cl、SiH2Cl2、SiHCl3等，并且含氮气体可包括NH3、N2、N2O、N2H4等。在一个特定实施方案中，SiH2Cl2和NH3可以用作源气体，并且沉积可以在至少1000℃的温度下执行以形成Si3N4。在一个特定实施方案中，沉积可以在至多1150℃的温度下执行。下部介电膜242与下面的半导体层之间的界面具有至多1×1013eV-1cm-2的界面陷阱密度。
下部介电膜242可以包含金属氧化物或金属氧氮化物。金属氧化物和金属氮氧化物可以使用MOCVD、原子层沉积(ALD)或无机CVD(以区别于MOCVD)形成。金属前体可以是金属氢化物、金属卤化物、金属烷烃、金属醇盐或金属胺或酰胺。金属卤化物可以是或可以不是水合物的形式。铝源气体可包括三甲基铝(Al(CH3)3)、氯化铝六水合物(AlCl3·6H20)、溴化铝(AlBr3)等。氧源气体可包括O2、O3、H2O、N2O等。
铪源气体可以包括丁醇铪(Hf(OC4H9)4)、2-甲氧基甲基-2-丙醇铪(Hf(OC4H9OCH3)4)、二甲基酰胺铪(Hf(N(CH3)2)4)、二乙基酰胺铪(Hf(N(C2H5)2)4)、四氯化铪(HfCl4)等。锆和钛具有与铪相似的化合物，其中Zr或Ti取代Hf。铌、钽和钒可以是二甲基酰胺(例如，Nb(N(CH3)2)5)、二乙基酰胺(例如，Nb(N(CH2CH3)2)5)、乙醇盐(例如，Nb(OC2H5)5)等的形式。如前所述，沉积可以作为金属源气体的分解来进行，或者可以包括氧源气体或氮源气体。
如果可能，沉积可以在至少1000℃的温度下进行。如果沉积不允许这样高的温度，那么下部介电膜242中的一些或全部可以被沉积，然后在至少600℃的温度下退火。例如，对于ALD，沉积可以在300℃至600℃的范围内的温度下。下部介电膜242可以在金属前体单层的沉积和随后至少600℃的退火的迭代过程中形成。对于至少两个单层和达到期望厚度所需的尽可能多的单层，可以重复该过程。
与沟道层106的半导体材料和下部介电膜242的材料相比，上部介电膜244可以包含具有更高能量的导带和价带的材料。与沟道层106的半导体材料和下部介电膜242的材料相比，上部介电膜244的材料可以具有更大带隙能量。当下部介电膜242包括Si3N4时，上部介电膜244可以包括Al2O3、ZrO2、HfO2、SiO2、TiO2、Ta2O5、Nb2O5、另一种合适的金属氧化物或对应的氮氧化物。
关于栅极介电层240的连续过程描述基于如图所示的实施方案。在阅读本说明书之后，技术人员将理解，可以在不背离本文描述的构思的情况下使用其他实施方案。在一个实施方案中，下部介电膜242可以包括氮化硅膜。界面膜的厚度可在10nm至40nm的范围内。上部介电膜244可以包括氧化铝膜。尽管不要求使用MOCVD的沉积，但是可以使用MOCVD来沉积上部介电膜244。氧化物膜244具有在5nm至120nm的范围内的厚度。
下部栅极电极膜344覆盖在栅极介电层240上面，如图3所示。下部栅极电极膜344可以包括具有电子亲和能与带隙能量的总和为至少6eV的材料。这种材料的示例可以包括多晶p型半导体材料。在一个实施方案中，多晶p型半导体材料可以包括多晶p型AlcGa(1-c)N，其中0≤c≤1。无意中掺杂的多晶GaN具有n型导电性，并且因此，下部栅极电极膜344包括p型掺杂物，诸如Mg、Zn、Cd等。在另一个实施方案中，p型SiC或p型Si可以用于下部栅极电极膜344。用于p型SiC的p型掺杂物可以包括在Si中使用的p型掺杂物。下部栅极电极膜344可以具有至少1×1017个原子/立方厘米的掺杂物浓度。在另一个实施方案中，掺杂物浓度为至多1×1022个原子/立方厘米。可以使用可用于形成沟道层106或阻挡层108的技术中的任一种来形成下部栅极电极膜344。p型掺杂物可以原位掺入或在沉积后引入膜中。在一个特定实施方案中，可以使用分子束外延在625℃至675℃的范围内的温度下形成下部栅极电极膜344。
当下部栅极电极膜344包含p型GaN时，功函数为约6eV至7eV，并且与化学气相沉积的TiN相比，可以使阈值电压增加超过2V。在另一个实施方案中，可以使用具有约5.1eV的功函数的p型Si。因此，p型Si可以使阈值电压增加约0.5V。下部栅极电极膜344可以具有在10nm至300nm的范围内的厚度。在另一个实施方案中，如果需要或期望的话，下部栅极电极膜344可以更厚。
下部栅极电极膜344可以被图案化以实现用于形成增强型HEMT的栅极电极的形状。可以使用不显著地蚀刻栅极介电层240的技术去除下部栅极电极膜344的位于栅极区域外的一部分。当下部栅极电极膜344包含p型GaN并且上部栅极介电膜244包含Al2O3时，可以使用如先前所述的氟化学物质对下部栅极电极膜344进行干蚀刻。在另一个实施方案中，可以使用熔融的KOH蚀刻下部栅极电极膜344。在阅读本说明书之后，技术人员将能够至少部分地基于上部栅极介电膜244和下部栅极电极膜344的特定材料而确定在图案化期间使用的蚀刻剂。
栅极电极440的上部栅极电极膜444可以形成在下部栅极电极层344上方，如图4所示。上部栅极电极膜444包含可与下部栅极电极膜344形成欧姆接触的材料。上部栅极电极膜444的材料可以是具有p型导电性的含金属材料。上部栅极电极膜444可以包含NiO、Ti-Al合金、Co、Pt、Rb或另一种合适的p型含金属材料。因此，欧姆接触可以形成在下部栅极电极膜344与上部栅极电极膜444之间的界面处。如果上部栅极电极膜444具有n型导电性，那么下部栅极电极膜344与上部栅极电极膜444之间的界面将形成肖特基接触。通过MOCVD形成的无意中掺杂的多晶GaN、在氮中退火的Ni、以及ZnO是n型含金属材料的示例，并且在下部栅极电极膜344包括具有p型导电性的材料时可能不会被使用。
上部栅极电极膜444具有在10nm至500nm的范围内的厚度。上部栅极电极膜444可以使用各种形成技术形成，诸如化学气相沉积、ALD、分子束外延等。当上部栅极电极膜444包含NiO时，可以通过在含氧环境中使用快速热退火沉积Ni膜并氧化Ni膜以形成具有p型导电性的NiO来形成上部栅极电极膜444。去除上部栅极电极膜444的位于栅极区域外的部分。栅极电极440包括下部栅极电极膜344和上部栅极电极膜344的在栅极区域内的部分。
在另一个实施方案中，可以形成访问区域以避免对蚀刻阻挡层108的需要。在一个实施方案中，可以形成阻挡层108，其具有的厚度对应于在栅极结构下方的阻挡层108的厚度。可以在栅极区域内形成牺牲结构，并且可以在相对薄的阻挡层108的暴露部分上生长访问区域。在去除牺牲结构之后，可以在栅极区域内形成栅极介电层240和栅极电极440。因此，在不脱离本文所述的概念的情况下，可以使用不同的处理流程。
图5示出了在形成绝缘层500、源极电极522和漏极电极526以及栅极互连件524之后的工件100。绝缘层500可以形成在栅极电极440和上部介电层244上方。绝缘层500可以包含氧化物、氮化物或氮氧化物。绝缘层500可以具有在50nm至500nm的范围内的厚度。绝缘层500可以被图案化以限定用于源极电极522和漏极电极526以及栅极互连件524的接触开口。
用于栅极互连件524的接触开口可以延伸穿过绝缘层500并落在栅极电极440上。用于源极电极522和漏极电极526的接触开口可以延伸穿过绝缘层500、栅极介电层240和钝化层110。在一个实施方案中，用于源极电极522和漏极电极526的接触开口落在阻挡层108上。在另一个实施方案中，用于源极电极522和漏极电极526的接触开口可以延伸穿过阻挡层108的部分但非全部，或延伸穿过阻挡层108的整个厚度并接触沟道层106。在一个特定实施方案中，形成用于源极电极522和漏极电极526的接触开口，使得阻挡层108的一部分设置在沟道层106与源极电极522和漏极电极526之间。在源极电极522和漏极电极526下方的阻挡层108的厚度可以与在栅极结构的底部下方的阻挡层108的厚度不同。在一个特定实施方案中，在栅极结构下方的阻挡层108的厚度小于在源极电极522和漏极电极526下方的阻挡层108的厚度。
导电层形成在栅极介电层240上方和接触开口内。导电层可包括单个膜或多个膜。对于栅极互连件524，在导电层内的主要材料的功函数可以具有与下部栅极电极膜344、上部栅极电极膜444或两者不同的功函数。在一个特定实施方案中，在导电层内的主要材料的功函数可以具有小于下部栅极电极膜344的功函数。
导电层可以包括一个或多个膜。在一个实施方案中，导电层可以与上部栅极电极膜444接触。在另一个实施方案(未示出)中，当导电层的与栅极电极440接触的部分具有p型导电性时，可以不使用上部栅极电极膜444。
在一个实施方案中，导电层可以包括粘合膜和阻挡膜。这种膜可以包含Ta、TaSi、Ti、TiW、TiSi、TiN等。导电层还可包括导电体膜。体膜可以包含Al、Cu或另一种材料，其比导电层内的其他膜更导电。在一个实施方案中，体膜可包含至少90重量％的Al或Cu。体膜可具有至少与导电层内的其他膜一样厚的厚度。在一个实施方案中，体膜的厚度在20nm至900nm的范围内，并且在一个更特定的实施方案中，在50nm至500nm的范围内。在导电层中可以使用更多或更少的膜。导电层内膜的数量和组成可以取决于具体应用的需要或期望。在阅读本说明书后，技术人员将能够确定适合其器件的导电层的组成。
导电层被图案化以形成源极电极522、栅极互连件524和漏极电极526。在另一个实施方案中，与源极电极522和漏极电极526相比，栅极互连件524能够以不同的互连级形成。
一个或多个附加的互连级和钝化层可以形成在工件上方。每个互连级可以包括层间介电层和互连件。可以在每个互连级处使用导电层。导电层可以与在本说明书中前面描述的其他导电层相同或不同。已经形成了基本上完成的电子器件。
图6和图7包括电子器件的示例性布局的顶视图的图示。该布局示出了源极电极522、栅极电极440和漏极电极526的多指状物设计。为了简单起见，未示出栅极互连件524的覆盖在栅极电极440上面的部分以更好地示出多指状物设计内的栅极电极440、栅极流道642和栅极接合焊盘644之间的位置关系。在实施过程中，栅极互连件524可以覆盖在栅极电极440和包括栅极流道642和栅极接合焊盘644的部分上面。栅极电极440不在栅极接合焊盘644以及栅极流道642的部分下面。在图6和图7中，源极电极522、栅极电极440和漏极电极526在附图的中心示出。
参考图6，漏极接合焊盘666电连接到漏极电极526，栅极接合焊盘644经由栅极流道642电连接到栅极电极440，并且源极接合焊盘662电连接到源极电极522。可以使用关于用于源极电极522和漏极电极526所用的导电层描述的材料和技术中的任一者来形成接合焊盘。在另一个实施方案中，接合焊盘662和666可以用导电板代替。参考图7，漏极板766经由触点736电连接到漏极电极526，并且源极板762经由触点732电连接到源极电极522。漏极板762和源极板766可以镀覆到工件上或可以作为导电箔进行附着。用于漏极板762和源极板766的导电材料可以包括Cu、Ni、Au等。如果需要或期望的话，可以在镀覆之前形成中间金属化层，诸如Ti、TiN、TiW、W等。
在另一个实施方案中，增强型HEMT的栅极电极可以具有一个或多个附加的栅极电极膜，并且可能不需要栅极介电层。在图8中，栅极电极840包括最下栅极电极膜842、中间栅极电极膜844和最上栅极电极膜846。在栅极电极诸如栅极电极840和栅极电极440(图4)内，最靠近沟道层106的栅极电极膜诸如最下栅极电极膜842或下部栅极电极膜344(图4)具有与栅极电极中的覆盖在这样的最下栅极电极膜842或下部栅极电极膜344上面的任何其他栅极电极膜相同或比其更高的功函数，并且最远离沟道层106的栅极电极膜诸如最上栅极电极膜846或上部栅极电极膜444(图4)具有与栅极电极中的覆盖在这样的最上栅极电极膜846或上部栅极电极膜444上面的任何其他栅极电极膜相同或比其更低的功函数。
在图8中，栅极电极840的最下栅极电极膜842可以是关于下部栅极电极膜344描述的组合物中的任一种，或可以包含单晶p型半导体材料。在一个实施方案中，单晶p型半导体材料可以包括单晶p型单晶AldGa(1-d)N，其中0≤d≤1。与无意中掺杂的多晶GaN不同，通过MOCVD形成的单晶GaN具有p型导电性。对于单晶GaN，当p型掺杂物是C时，掺杂物浓度可以由沉积条件控制。或者，或除了在沉积期间的掺杂之外，最下栅极电极膜842可以包括不同的p型掺杂物，诸如Mg、Zn、Cd等。最下栅极电极膜842可以具有至少1×1017个原子/立方厘米的掺杂物浓度。在另一个实施方案中，掺杂物浓度为至多1×1022个原子/立方厘米。当最下栅极电极膜842包含单晶p型GaN时，功函数为约6eV至7eV。在一个特定实施方案中，最下栅极电极膜842可以从阻挡层108外延生长。最下栅极电极膜842可以具有在10nm至300nm的范围内的厚度。在另一个实施方案中，如果需要或期望的话，最下栅极电极膜842可以更厚。
介电层852形成在阻挡层108和最下栅极电极膜842上方。介电层852可以包含任何材料，可以使用任何技术形成，并且具有关于上部栅极介电膜244描述的任何厚度。在一个特定实施方案中，介电层852可以包含通过ALD形成的Al2O3。介电层852被图案化以暴露最下栅极电极膜842。可以形成中间栅极电极膜844和最上栅极电极膜846并将其图案化，如图8所示。中间栅极电极膜844可以包含任何材料，可以使用任何技术形成，并且具有关于下部栅极电极膜344描述的任何厚度。与最下栅极电极膜842相比，中间栅极电极膜844具有不同的组成或特性。在非限制性示例中，最下栅极电极膜842可以包含单晶p型GaN，并且中间栅极电极膜844可以包含多晶p型GaN。最上栅极电极膜846可以包含任何材料，可以使用任何技术形成，并且具有关于上部栅极电极膜444描述的任何厚度。如前所述继续进行处理以完成增强型HEMT的形成。
本文所述的实施方案可有助于增加增强型HEMT的阈值电压。与主要包含铝的栅极互连件接触栅极介电层240的情况相比，下部栅极电极膜344的组成可以允许显著更高的功函数。图9包括具有不同的功函数(W)的下部栅极电极膜的漏极电流(Ids)对栅极电压(Vgs)的曲线图。曲线图是模拟图，其中栅极电介质组成和厚度保持恒定，并且漏极电压(Vds)为0.1V。如图9所示，对于功函数的每1eV增量，阈值电压就会增加约1V。铝的功函数为约4.1eV，并且多晶p型GaN的功函数在6eV至7eV的范围内。因此，当TiN/Al栅极电极(例如，化学气相沉积的TiN将与栅极介电层240接触)用p型GaN栅极电极代替时，阈值电压的增加可能超过2eV。在阅读本说明书之后，技术人员将能够选择用于下部栅极电极膜344的材料，其使增强型HEMT的阈值电压增加至少0.2V、至少0.5V、至少1.1V或用于特定应用的另一个电压。HEMT可以具有更好的夹断特性，特别是当阈值电压为至少2V时。改善的夹断特性在多指状物晶体管设计中特别有用，诸如图6和图7所示。如关于图8示出和描述的，增强型HEMT预期有类似的效果。
可用于上部栅极电极膜344、最上栅极电极膜846和栅极互连件524的材料包括通常用于处理Si基金属氧化物半导体场效应晶体管(MOSFET)的金属。因此，可以在用于形成MOSFET的制造区域中执行处理的至少部分。
此外，相对高质量的界面形成在栅极介电层240和下面的半导体层(诸如阻挡层108或沟道层106)之间。该工艺不需要干蚀刻阻挡层108，并且因此，阻挡层108或沟道层106的表面可以具有较少等离子体损伤，因为阻挡层108未被等离子体蚀刻。栅极介电层240可以使用有助于维持阻挡层108和沟道层106的晶体质量的处理条件来形成。栅极介电层240可以使用有助于在栅极介电层240与下面的半导体层(诸如阻挡层108或沟道层106)之间的界面处产生具有降低的界面态密度和减少的载流子陷阱密度的增强型HEMT的处理条件来形成。
在一个实施方案中，阻挡层108的一部分保持栅极结构与沟道层106间隔开。这样的配置可以改善载流子迁移率并减少Rdson。当HEMT处于关断状态时，下部栅极电极膜344的增加的功函数允许HEMT的阈值电压足够高以适当地夹断在栅极结构下方的晶体管。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的项目中的任一者或多者。
实施方案1.一种电子器件可以包括：沟道层，该沟道层包含AlzGa(1-z)N，其中0≤z≤0.1；栅极介电层；以及高电子迁移率晶体管的栅极电极，其中栅极介电层设置在沟道层与栅极电极之间，并且栅极电极包括接触栅极介电层的第一栅极电极膜，其中第一栅极电极膜包含某种材料，其中材料具有的电子亲和能与带隙能量的总和为至少6eV。
实施方案2.实施方案1的电子器件，其中栅极介电层包括第一介电膜和覆盖在第一介电膜上面的第二介电膜，其中第一介电膜与下面的半导体层之间的界面具有至多1×1013eV-1cm-2的界面陷阱密度。
实施方案3.实施方案2的电子器件，其中下面的半导体层是沟道层或设置在沟道层与第一介电膜之间的阻挡层。
实施方案4.实施方案1的电子器件，其中栅极介电层包括：第一介电膜，该第一介电膜包含第一介电材料；以及第二介电膜，该第二介电膜覆盖在第一介电膜上面并包含第二介电材料，其中与沟道层的半导体材料和第一介电材料相比，第二介电材料具有更高能量的导带和价带，并且与沟道层的半导体材料和第一介电材料相比，第二介电材料具有更大带隙能量。
实施方案5.实施方案4的电子器件，其中第二介电材料是氧化物。
实施方案6.实施方案1的电子器件，其中第一栅极电极膜的材料包括具有至少1×1017个原子/立方厘米的掺杂物浓度的多晶p型半导体材料。
实施方案7.实施方案6的电子器件，其中栅极电极还包括第二栅极电极膜，该第二栅极电极膜覆盖在第一栅极电极膜上面，其中欧姆接触形成在第一栅极电极膜与第二栅极电极膜之间的界面处。
实施方案8.实施方案7的电子器件，其中第二栅极电极膜是p型含金属膜。
实施方案9.实施方案7的电子器件，其中p型含金属膜包含功函数大于铝的功函数的金属。
实施方案10.实施方案7的电子器件，其中第二栅极电极膜包含具有在4.6eV至6.0eV的范围内的功函数的金属。
实施方案11.实施方案7的电子器件，其中含金属膜包含Ti-Al合金、Co、Pt或Rb。
实施方案12.实施方案7的电子器件，还包括栅极互连件，该栅极互连件与栅极电极接触，其中第二栅极电极膜设置在第一栅极电极膜与栅极互连件之间。
实施方案13.实施方案12的电子器件，其中栅极互连件的主要材料的功函数小于第一栅极电极膜的功函数。
实施方案14.实施方案12的电子器件，其中晶体管具有比具有相同的结构的不同的晶体管大至少0.2V的阈值电压，该不同的晶体管的不同之处是不存在第一栅极电极膜和第二栅极电极膜。
实施方案15.实施方案1的电子器件，还包括阻挡层，该阻挡层覆盖在沟道层上面并包含AlxInyGa(1-x-y)N，其中0<x≤1，并且0≤y≤0.3；晶体管的源极电极；以及晶体管的漏极电极，其中源极电极和漏极电极至少部分地延伸穿过阻挡层。
实施方案16.实施方案15的电子器件，其中阻挡层具有在栅极电极与沟道层之间的第一厚度，其中第一厚度大于0nm并且至多5nm。
实施方案17.实施方案16的电子器件，其中阻挡层具有在沟道层与源极电极或漏极电极之间的第二厚度，其中第一厚度小于第二厚度。
实施方案18.一种电子器件可以包括：沟道层，该沟道层包含AlzGa(1-z)N，其中0≤z≤0.1；以及高电子迁移率晶体管的栅极电极，其中：
栅极电极层覆盖在沟道层上面，
栅极电极包括第一栅极电极膜和第二栅极电极膜，
在栅极电极内，与栅极电极中的任何其他栅极电极膜相比，第一栅极电极膜更靠近沟道层，并且与栅极电极中的任何其他栅极电极膜相比，第二栅极电极膜更远离沟道层，并且
第一栅极电极膜包含第一材料，其中第一材料具有的电子亲和能与带隙能量的总和为至少6eV。
实施方案19.实施方案18的电子器件，其中栅极电极还包括第三栅极电极膜，该第三栅极电极膜设置在第一栅极电极膜与第二栅极电极膜之间，该第三栅极电极膜具有与第一栅极电极膜的功函数相同或比其更小并与第二栅极电极膜的功函数相同或比其更大的功函数。
实施方案20.实施方案19的电子器件，还包括阻挡层，该阻挡层覆盖在沟道层上面，其中第一栅极电极膜接触阻挡层并包含单晶p型GaN，第三栅极电极膜包含多晶p型GaN，并且第二栅极电极膜包括含金属膜，其中欧姆接触形成在第二栅极电极膜与第三栅极电极膜之间的界面处。
实施方案21.一种包括高电子迁移率晶体管的电子器件可以包括：
沟道层，该沟道层包含GaN；
阻挡层，该阻挡层覆盖在沟道层上面并包含AlxInyGa(1-x-y)N，其中0<x≤1，并且0≤y≤0.3；
栅极介电层，该栅极介电层部分地而非完全地延伸穿过阻挡层，其中：
栅极介电层包括第一介电膜和覆盖在第一介电膜上面的第二介电膜，
第一介电膜包含第一介电材料，
第二介电膜包含与第一介电材料不同的第二介电材料，
与GaN和第一介电材料相比，第二介电材料具有更高能量的导带和价带，并且
与沟道层的半导体材料和第一介电材料相比，第二介电材料具有更大带隙能量，
栅极电极，其中栅极介电层设置在沟道层与栅极电极之间，并且该栅极电极包括：
多晶p型半导体膜，该多晶p型半导体膜与栅极介电层接触；和
含金属膜，该含金属膜覆盖在多晶p型半导体膜上面并与其接触，其中：
欧姆接触形成在多晶p型半导体膜与含金属膜之间的界面处，并且
含金属膜包含功函数大于铝的功函数的金属；
栅极互连件，该栅极互连件接触栅极电极；
源极电极；和
漏极电极。
实施方案22.实施方案21的电子器件，其中高电子迁移率晶体管是增强型晶体管，第一介电膜与阻挡层之间的界面具有至多1×1013eV-1cm-2的界面陷阱密度，并且栅极互连件的功函数小于含金属膜的功函数。
应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求书的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性和全面性描述。单独的实施方案可也按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征可也单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案可以使用并且从本公开中得出，使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。
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