一种占空比为25%的正交本振信号产生装置及方法
阅读说明：本技术 一种占空比为25%的正交本振信号产生装置及方法 (Device and method for generating orthogonal local oscillator signal with duty ratio of 25% ) 是由 王日炎 莫培思 王明照 周伶俐 张芳芳 于 2019-09-29 设计创作，主要内容包括：本发明公开了一种占空比为25％的正交本振信号产生装置,通过采用两个结构相同的D锁存器级联形成负反馈环路,实现占空比为25％的本振信号的产生,同时还保证了IQ两路本振信号的相位差为90度,解决了现有技术需要首先通过占空比产生模块生成占空比信号,然后在根据相位校准模块对占空比信号进行校准的方法导致无线接收机的功耗大、体积大等问题,同时还可解决本振信号经过相位校准模块后导致占空比变大的问题。本发明还公开了一种占空比为25％的正交本振信号产生装置的控制方法。(The invention discloses an orthogonal local oscillator signal generating device with a duty ratio of 25%, which is characterized in that two D latches with the same structure are cascaded to form a negative feedback loop, so that the generation of the local oscillator signal with the duty ratio of 25% is realized, meanwhile, the phase difference of IQ two local oscillator signals is ensured to be 90 degrees, the problems that in the prior art, the duty ratio signal is generated through a duty ratio generating module, then the power consumption of a wireless receiver is large, the size is large and the like due to a method of calibrating the duty ratio signal according to a phase calibration module are solved, and meanwhile, the problem that the duty ratio is increased after the local oscillator signal passes through the phase calibration module can be solved. The invention also discloses a control method of the orthogonal local oscillator signal generating device with the duty ratio of 25%.)
技术领域
本发明无线通讯电路领域，尤其涉及一种占空比为25％的正交本振信号产生装置及方法。
背景技术
无源混频器因为没有直流功耗、噪声低、线性好的优点，被广泛应用于现代集成无线接收机中，尤其是低中频、零中频接收机。而本振信号是混频器的必要信号，本振信号的占空比对采用无源混频器的无线接收性能有着非常重要的影响，本振占空比越小，无线接收机可以获取越大的增益和越小的噪声，但本振频率较高时，小占空比的本振较难实现，因为通常采用占空比为25％的本振信号。
此外现代无线接收机可以采用复混频方式进行镜像干扰抑制。而实现复混频需要产生相位相差90°的IQ两路本振信号，若IQ两路本振信号的相位差若偏离90°，无线接收机的镜像抑制性能将会受到影响，这就很有必要通过一些方法将IQ两路本振信号的相位差校准至90°。
通常来说，占空比为25％的IQ两路本振信号的产生方法是先采用一级分频器产生占空比为50％的IQ两路信号，然后经过波形整形电路将50％占空比的波形整形成占空比为25％的信号，最后经过IQ相位校准模块将IQ两路本振信号的相位校准到90度；或者采用一级分频器直接产生25％占空比的IQ两路信号，最后经过IQ相位校准模块将IQ两路本振信号的相位校准到90度。这两种方法均需要通过分频器先产生对应的本振信号，然后再将本振信号通过额外的相位校准模块将两个本振信号的相位差校准到90度，这不仅增加了无线接收机的功耗和体积，同时，本振信号的占空比在经过最后的相位校准模块后，很容易被破坏，会导致占空比变大，最终影响本振信号的产生。
发明内容
为了克服现有技术的不足，本发明的目的之一在于提供一种占空比为25％的正交本振信号产生装置，能够解决现有技术中本振信号产生的功耗大等问题。
本发明的目的之二在于提供一种占空比为25％的正交本振信号产生装置的控制方法，其能够解决现有技术中本振信号产生的功耗大等问题。
本发明的目的之一采用以下技术方案实现：
一种占空比为25％的正交本振信号产生装置，所述正交本振信号产生装置包括第一D锁存器、第二D锁存器、差分时钟输入正端、差分时钟输入负端、 I路本振信号输出正端、I路本振信号输出负端、Q路本振信号输出正端和Q路本振信号输出负端；
第一D锁存器和第二D锁存器均设有时钟信号输入端、数据输入正端、数据输入负端、数据输出正端和数据输出负端；
第一D锁存器的时钟信号输入端与差分时钟输入正端连接，用于输入第一差分时钟输入信号；第二D锁存器的时钟信号输入端与差分时钟输入负端连接，用于输入第二差分时钟输入信号；
第一D锁存器的数据输入负端与第二D锁存器的数据输出正端相连，作为 Q路差分本振信号输出正端，并输出Q路第一本振信号；
第一D锁存器的数据输入正端与第二D锁存器的数据输出负端相连，作为 Q路差分本振信号输出负端，并输出Q路第二本振信号；
第一D锁存器的数据输出正端与第二D锁存器的数据输入正端相连，作为 I路差分本振信号输出正端，并输出I路第一本振信号；
第一D锁存器的数据输出负端与第二D锁存器的数据输入负端相连，作为 I路差分本振信号输出负端，并输出I路第二本振信号。
进一步地，第一D锁存器和第二D锁存器还包括可控开关控制端，第一D 锁存器的可控开关控制端用于输入I路本振信号相位校准信号，第二D锁存器的可控开关控制端用于输入Q路本振信号相位校准信号；所述本振信号产生装置通过改变I路本振信号相位校准信号和/或Q路本振信号相位校准信号，来改变第一D锁存器和/或第二D锁存器的可控开关的工作状态，进而改变I路本振信号的相位和/或Q路本振信号的相位，实现IQ两路本振信号的相位校准。
进一步地，所述第一D锁存器、第二D锁存器均包括：差分输入对管、锁存对管、时钟对管和可控开关；
所述差分对管包括第一NMOS管和第二NMOS管，锁存对管包括第三 NMOS管和第四NMOS管，时钟对管包括第一PMOS管和第二PMOS管，可控开关包括第一可控开关和第二可控开关；
第一PMOS管的栅极、第二PMOS管的栅极作为时钟信号输入端，第一 PMOS管的源极、第二PMOS管的源极连接至电源；第一PMOS管的漏极与第一可控开关的正端相连，第二PMOS管的漏极与第二可控开关的正端相连；
第一NMOS管的漏极、第三NMOS管的漏极、第四NMOS管的栅极均与第一可控开关的负端相连，作为数据输出负端；第二NMOS管的漏极、第四 NMOS管的漏极、第三NMOS管的栅极均与第二可控开关的负端相连，作为数据输出正端；
第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的源极均接地；第一NMOS管的栅极作为数据输入正端；第二NMOS 管的栅极作为数据输出负端；
第一可控开关和第二可控开关的控制端相连，作为可控开关控制端。
进一步地，第一可控开关、第二可控开关均由N个PMOS管组成，其中， N>1，并且N为自然数；每个可控开关的所有PMOS管的源极相连，作为对应可控开关的正端、所有PMOS管的漏极相连，作为对应可控开关的负端；第一可控开关的每个PMOS管的栅极、第二可控开关的每个PMOS管的栅极均相连并作为可控开关控制端，用于输入本振信号相位校准信号。
进一步地，在每个D锁存器工作期间，每个可控开关的PMOS管至少有一个处于导通状态。
进一步地，所述第一PMOS管和第二PMOS管的设计参数相同，第一NMOS 管和第二NMOS管的设计参数相同，第三NMOS管和第四NMOS管的设计参数相同。
本发明的目的之二采用以下技术方案实现：
一种占空比为25％的正交本振信号产生装置的控制方法，应用于如本发明目的之一采用的一种占空比为25％的正交本振信号产生装置，假设在第一周期的前半个周期到来前，Q路第一本振信号为低电平、Q路第二本振信号为高电平：
所述控制方法依次循环执行步骤S1、步骤S2、步骤S3以及步骤S4，直到结束；
其中，步骤S1：当第一周期的前半周期到来后，第一差分时钟输入信号跳变为低电平，第二差分时钟输入信号跳变为高电平，则I路第一本振信号跳变为高电平、I路第二本振信号跳变为低电平，此时Q路第一本振信号保持为低电平、 Q路第二本振信号变为低电平；
步骤S2：当第一周期的后半周期到来后，第一差分时钟输入信号变为高电平，第二差分时钟输入信号变为器低电平，则Q路第一本振信号变为高电平、 Q路第二本振信号保持为低电平，同时I路第一本振信号变为低电平、I路第二本振信号保持为低电平；
步骤S3：当第二周期的前半周期到来后，第一差分时钟输入信号变为低电平、第二差分时钟输入信号变为高电平，则I路第一本振信号保持为低电平、I 路第二本振信号变为高电平，此时，Q路第一本振信号变为低电平、Q路第二本振信号保持为低电平；
步骤S4：当第二周期的后半周期到来后，第一差分时钟输入信号变为高电平、第二差分时钟输入信号变为低电平，则Q路第一本振信号保持为低电平、 Q路第二本振信号变为高电平，此时，I路第一本振信号保持为低电平、I路第二本振信号保持为低电平；
其中，第一差分时钟输入信号、第二差分时钟输入信号的占空比均为50％。
进一步地，当IQ两路本振信号的相位上相差不等于90°时，通过改变I路本振信号相位校准信号来控制第一D锁存器的可控开关的工作状态，和/或改变 Q路本振信号相位校准信号来控制第二D锁存器的可控开关的工作状态，进而控制I路第一本振信号、I路第二本振信号和/或Q路第一本振信号、Q路第二本振信号的相位，直到I路第一本振信号、I路第二本振信号与Q路第一本振信号、 Q路第二本振信号的相位等于90°。
相比现有技术，本发明的有益效果在于：
本发明通过采用两个结构相同的D锁存器级联形成负反馈环路，实现占空比为25％本振信号的产生，解决了现有技术需要首先通过占空比产生模块生成占空比信号，使得芯片功耗大，体积大等问题。
附图说明
图1为本发明提供的占空比为25％的本振信号产生装置的电路图；
图2为图1中锁存器D1和锁存器D2的电路结构图；
图3为图2中第一可控开关和第二可控开关的电路结构图；
图4为本发明提供的带相位校准的本振信号产生装置的信号波形图；
图5为本发明提供的当N为4时，Q路本振信号与I路本振信号相位校准信号之间的对应关系；
图6为本发明提供的当N为4时，Q路本振信号与Q路本振信号相位校准信号之间的对应关系。
具体实施方式
下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
实施例一：
由于现有技术中首先生成占空比为25％的IQ两路信号，然后再经过IQ相位校准模块实现相位校准，这种方法不仅需要额外的相位校准模块，同时还增加了无线接收机的功耗和体积，而且经过校准后的信号的占空比很容易改变的问题。
如图1所示，本发明提供了一种占空比为25％的正交本振信号产生装置，包括两个结构相同的锁存器、差分输入时钟正端、差分输入时钟负端和I路差分本振信号输出端、Q路差分本振信号输出端。
其中，本发明采用的锁存器为D锁存器，每个D锁存器均包括时钟信号输入端CLK、数据输入正端DP、数据输入负端DN、数据输出正端OP和数据输出负端ON。
Q路差分本振信号输出端包括Q路差分本振信号输出正端和Q路差分本振信号输出负端，I路差分本振信号输出端包括I路差分本振信号输出正端和I路差分本振信号输出负端。
本发明通过将两个D锁存器进行级联形成负反馈环路，来产生占空比为 25％的正交本振信号，其具体的连接方式为：
第一D锁存器D1的时钟信号输入端CLK与差分时钟输入正端连接，用于输入第一差分时钟信号CLKP。第二D锁存器D2的时钟信号输入端CLK与差分时钟输入负端连接，用于输入第二差分时钟信号CLKN。
第一D锁存器D1的数据输入负端DN与第二D锁存器D2的数据输出正端 OP相连，作为Q路差分本振信号输出正端，并输出Q路第一本振信号LOQP。
第一D锁存器D1的数据输入正端DP与第二D锁存器D2的数据输出负端 ON相连，作为Q路差分本振信号输出负端，并输出Q路第二本振信号LOQN。
第一D锁存器D1的数据输出正端OP与第二D锁存器D2的数据输入正端 DP相连，作为I路差分本振信号输出正端，并输出I路第一本振信号LOIP。
第一D锁存器D1的数据输出负端ON与第二D锁存器D2的数据输入负端 DN相连，作为I路差分本振信号输出负端，并输出I路第二本振信号LOIN。
由于D锁存器的功能是在不同的特定的输入时钟电平(或边沿)和输入信号的作用下，使输出信号等于输入信号、或者输出信号保持前一状态、或输出信号清零。因此，如图1所示，本发明通过两个D锁存器的级联形成负反馈环路，在输入的第一差分时钟信号CLKP、第二差分时钟信号CLKP的占空比为 50％的作用下，就会产生占空比为25％的I路差分本振信号：I路第一本振信号 LOIP、I路第二本振信号LOIN，Q路差分本振信号：Q路第一本振信号LOQP、 Q路第二本振信号LOQN。
进一步地，本发明不仅可以实现占空比为25％的正交本振信号的产生，其还可以实现对IQ两路本振信号的相位校准。也即是说，通过两个D锁存器的可控开关控制端，输入相应的相位控制信号来实现IQ两路本振信号的相位校准。
也即是：将第一D锁存器D1的可控开关控制端PHACAL，作为I路本振信号相位校准控制端，并输入I路本振信号相位校准信号PHACAL_I。
将第二D锁存器D2的可控开关控制端PHACAL，作为Q路本振信号相位校准控制端，并输入Q路本振信号相位校准信号PHACAL_Q。
也即是说，通过I路本振信号相位校准信号PHACAL_I以及Q路本振信号相位校准信号PHACAL_Q来实现IQ两路本振信号的相位校准。比如，当IQ两路本振信号的相位出现误差时，可通过两个D锁存器的可控开关的工作状态来实现IQ两路本振信号的相位校准。
如图2所示，本发明所采用的D锁存器主要由差分输入对管、锁存对管、时钟对管和两个完全相同的可控开关组成。
其中，差分输入对管，用于差分输入对管用于负责采样输入信号或清零输出信号。差分输入对管包括两个NMOS管，分别记为NM1、NM2。
时钟对管，用于时钟对管受输入时钟信号控制，当输入时钟为低电平时，时钟对管导通，使电流流过。时钟对管包括两个PMOS管，分别记为第一PMOS 管PMOS1、第二PMOS管PMOS2。
锁存对管，用于负责锁存输出状态。锁存对管包括两个NMOS管，分别记为，包括NM3、NM4。
可控开关，用于配合相位调整控制信号负责调整输出信号的相位，分别记为第一可控开关和第二可控开关。
该D锁存器的电路为左右对称的差分结构，各个器件的具体链接关系如下：
第一PMOS管PMOS1、第二PMOS管PMOS2的栅极相连，作为D锁存器的时钟信号输入端CLK，源极均连接至电源VDD；第一PMOS管PMOS1的漏极与第一可控开关1的正端相连，第二PMOS管PMOS2的漏极与第二可控开关2正端相连。
NM1、NM3的漏极，NM4的栅极均与第一可控开关1的负端相连，作为D 锁存器的数据输出负端ON。
NM2、NM4的漏极，NM3的栅极均与第二可控开关2的负端相连，作为D 锁存器的数据输出正端OP。
NM1、NM2、NM3、NM4的源极均连接至地VSS。
NM1的栅极作为D锁存器的数据输入信号正端DP。
NM2的栅极作为D锁存器的数据输入信号负端DN。
第一可控开关1和第二可控开关2的控制端相连，作为D锁存器的可控开关控制端PHACAL。
其中，第一PMOS管PMOS1与第二PMOS管PMOS2的设计参数相同， NM1与NM2的设计参数相同，NM3与NM4的设计参数相同。
如图3所示为D锁存器的第一可控开关和第二可控开关的电路图。
每个可控开关均由N个PMOS管构成，每个PMOS管相当于一个独立的开关，记为PM1、PM2、...、PMN。可控开关的每个PMOS管的设计参数可相同，也可不同。
每个可控开关的所有PMOS管的源极、漏极并联，也即是：每个可控开关的所有PMOS管的源极相连，并作为D锁存器的可控开关的正端，每个可控开关的PMOS管的的漏极相连，并作为D锁存器可控开关的负端。
每个可控开关的每个PMOS管的栅极分别作为独立的受控端，分别受控制信号PHACAL<n>进行控制，也即是每个可控开关的PMOS管的栅极相连作为 D锁存器的可控开关控制端，接收相应的控制信号。
也即是说，根据输入的控制信号的不同，可以任意控制该可控开关中的一个或多个开关的导通。其中，每个可控开关的每个PMOS管的设计参数可相同或不同。
其中，控制信号PHACAL<n>，也即是本发明中的I路本振信号相位校准信号PHACAL_I或Q路本振信号相位校准信号PHACAL_Q。
也即是说，通过I路本振信号相位校准信号PHACAL_I来控制第一D锁存器D1中的每个可控开关中的每个PMOS管的导通状态，而通过Q路本振信号相位校准信号PHACAL_Q来控制第二D锁存器D2中的每个可控开关中的每个 PMOS管的导通状态。
对于每个可控开关来说，设置的PMOS管的数量越多，其选择的相位调整就越多。比如当设置4个PMOS管时，可以产生最多24＝16种的相位调整选择，比如对应图5和图6中的0、1、2、3……15。另外，在实际的工作过程中，每个可控开关在D锁存器工作期间至少保证一个开关，即PMOS管，处于导通状态。
本发明还给出了IQ本振信号产生的工作原理：
首先，对于D锁存器的工作原理如下：
当时钟信号输入端CLK输入信号为低电平时：
若数据输入正端DP为高电平，数据输入负端DN为低电平，则数据输出正端OP为高电平，数据输出负端ON为低电平。
若数据输入正端DP为低电平，数据输入负端DN为高电平，则数据输出正端OP为低电平，数据输出负端ON为高电平。
若数据输入正端DP、数据输入负端DN同时为低电平，则数据输出正端 OP、数据输出负端ON均保持前一个状态。
当时钟信号输入端CLK输入为高电平时：
若数据输入正端DP、数据输入负端DN的状态不变，则数据输出正端OP、数据输出负端ON保持原状态。
若数据输入正端DP、数据输入负端DN的状态出现翻转，则数据输出正端 OP、数据输出负端ON同时输出低电平。
因此，基于D锁存器的工作原理，本发明提供的占空比为25％的正交本振信号产生装置的工作原理如下：
首先，第一D锁存器D1和第二D锁存器D2的时钟信号输入端CLK分别输入第一差分时钟输入信号CLKP、第二差分时钟输入信号CLKN的占空比必须为50％，并假设在第一周期的前半个周期到来前，Q路第一本振信号LOQP 为低电平、Q路第二本振信号LOQN为高电平：
步骤S1、当第一个周期的前半周期到来后：
第一差分时钟输入信号CLKP跳变为低电平，第二差分时钟输入信号CLKN 跳变为高电平，则I路第一本振信号LOIP跳变为高电平、I路第二本振信号LOIN 跳变为低电平。因为第二差分时钟输入信号CLKN为高电平，随即Q路第二本振信号LOQN被下拉变为低电平，Q路第一本振信号LOQP则保持为低电平。
因此，在第一个周期的后半周期到来前，I路第一本振信号LOIP保持为高电平，I路第二本振信号LOIN保持为低电平，Q路第一本振信号LOQP保持为低电平，Q路第一本振信号LOQN保持为低电平。
步骤S2、当第一个周期的后半周期到来后：
第一差分时钟输入信号CLKP跳变为高电平，第二差分时钟输入信号CLKN 跳变为低电平，则Q路第一本振信号LOQP跳变为高电平，Q路第二本振信号 LOQN保持为低电平。因为差分时钟输入信号CLKP为高电平，随即I路第一本振信号LOIP被下拉为低电平，I路第二本振信号LOIN则保持为低电平。
因此，在第二个周期的前半周期到来前，I路第一本振信号LOIP保持为低电平，I路第二本振信号LOIN保持为低电平，Q路第一本振信号LOQP保持为高电平，Q路第二本振信号LOQN保持为低电平。
步骤S3、当第二个周期的前半周期到来后：
第一差分时钟输入信号CLKP跳变为低电平，第二差分时钟输入信号CLKN 跳变为高电平，则I路第一本振信号LOIP保持为低电平，I路第二本振信号LOIN 跳变为高电平。因为差分时钟输入信号CLKN为高电平，随即Q路第一本振信号LOQP被下拉为低电平，Q路第二本振信号LOQN则保持为低电平。因此，在第二个周期的后半周期到来前，I路第一本振信号LOIP保持为低电平，I路第二本振信号LOIN保持为高电平，Q路第一本振信号LOQP保持为低电平，Q 路第二本振信号LOQN保持为低电平。
步骤S4、当第二个周期的后半周期到来后：
第一差分时钟输入信号CLKP跳变为高电平，第二差分时钟输入信号CLKN 跳变为低电平，则Q路第一本振信号LOQP保持为低电平，Q路第二本振信号 LOQN跳变为高电平。因为差分时钟输入信号CLKP为高电平，随即I路第二本振信号LOIN被下来为低电平，I路第一本振信号LOIP则保持为低电平。因此，在第三个周期的前半周期到来前，I路第一本振信号LOIP保持为低电平，I路第二本振信号LOIN保持为低电平，Q路第一本振信号LOQP保持为低电平，Q 路第二本振信号LOQN保持为高电平。
因此，依据前述步骤S1、步骤S2、步骤S3以及步骤S4得出一个信号的周期，然后往后每个周期均如此反复，在保证第一差分时钟输入信号CLKN、第二差分时钟输入信号CLKP的占空比为50％时，可生成占空比为25％的IQ两路本振信号。
根据图4中的时序图中可知，I路第一本振信号LOIP、I路第二本振信号 LOIN、Q路第一本振信号LOQP、Q路第二本振信号LOQN的输出周期均为第一差分时钟输入信号CLKP或第二差分时钟输入信号CLKN周期的两倍；并且，仅在第一差分时钟输入信号CLKP或第二差分时钟输入信号CLKN的2个周期中的其中一个周期的半周期内为高电平，相当于只有1/4个周期内为高电平。因此，只要保证输入的第一差分时钟输入信号CLKP、第二差分时钟输入信号 CLKN的占空比为50％时，就可以实现输出的I路第一本振信号LOIP、I路第二本振信号LOIN、Q路第一本振信号LOQP、Q路第二本振信号LOQN的占空比均为25％。
同时，根据时序图可以观察到对于I路第一本振信号LOIP领先Q路第一本振信号LOQP 1/4个周期、对于I路第二本振信号LOIN领先Q路第二本振信号 LOQN 1/4个周期，也即是IQ两路本振信号在相位上相差90°，也即是说，本发明提供的占空比为25％的本振信号产生装置，也能够实现IQ两路本振信号的正交。
进一步地，当IQ两路本振信号在相位上相差不为90°时，本发明还可以对 IQ两路本振信号的相位进行校准，也即是：实现将I路第一本振信号LOIP领先 Q路第一本振信号LOQP 1/4个周期、对于I路第二本振信号LOIN领先Q路第二本振信号LOQN 1/4个周期。
由于D锁存器均设有可控开关，可控开关包括多个PMOS组成，每个PMOS 管均相当于一个开关，可通过信号来控制每个PMOS管的导通或断开。也即是，在D锁存器中，可通过不同组合的可控开关，即：通过控制可控开关的一个或多个PMOS管处于导通状态或断开状态，来控制与可控开关的正端连接的时钟对管第一PMOS管PMOS1和第二PMOS管PMOS2在导通期间，来自电源VDD 经过时钟对管第一PMOS管PMOS1和第二PMOS管PMOS2对数据输出正端OP、数据输出负端ON节点电容充电的电流大小，进而影响数据输入正端OP、数据输入负端ON节点高电平的建立过程。比如，第一可控开关、第二可控开关只有当时钟对管第一PMOS管PMOS1和第二PMOS管PMOS2导通期间(也即是CLK为低电平时)才处于导通状态，也即是有效状态，其他情况下，会切断来自电源VDD的电流，使得可控开关处于断开状态。
而数据输出正端OP、数据输出负端ON的节点电容的电流均来自电源VDD，并且处于时钟对管第一PMOS管PMOS1和第二PMOS管PMOS2以及可控开关的控制下。因此，当可控开关的电流越大，充电电流就越大，那么此时，数据输出正端OP、数据输出负端ON的节点电容从低电平到高电平的建立时间就会越短，进而影响数据输出正端OP、数据输出负端ON的输出信号的相位的延迟，实现IQ两路本振信号的相位校准。
具体为，本发明通过将I路本振信号相位校准信号PHACAL_I输入到第一 D锁存器的可控开关控制端、Q路本振信号相位校准信号PHACAL_Q输入到第二D锁存器的可控开关控制端，进而来控制第一D锁存器、第二D锁存器的可控开关中的每个PMOS管的导通状态，进而影响数据输出正端OP、数据输出负端ON的输出信号的相位，实现IQ两路本振信号的相位校准。
因此，当IQ两路本振信号的相位出现误差，也即是I路第一本振信号LOIP 超前或滞后Q路第一本振信号LOQP 1/4个周期、对于I路第二本振信号LOIN 超前或滞后Q路第二本振信号LOQN 1/4个周期时，通过控制改变I路本振信号I路本振信号相位校准信号PHACAL_I和/或Q路本振信号相位校准信号 PHACAL_Q来控制第一D锁存器的可控开关和/或第二D锁存器的可控开关的工作状态，进而控制可控开关中每个PMOS管的导通状态，进而影响数据输出正端OP、数据输出负端ON的输出信号的相位。
因此，本发明通过改变I路本振信号相位校准信号PHACAL_I和Q路本振信号相位校准信号PHACAL_Q来分别控制第一D锁存器D1和第二D锁存器 D2的可控开关的工作。也即是，通过改变I路本振信号相位校准信号PHACAL_I 的控制值，可以改变I路第一本振信号LOIP和I路第二本振信号LOIN的相位 (比如超前或滞后)；通过改变Q路本振信号相位校准信号PHACAL_Q的控制值，可以改变Q路第一本振信号LOQP和Q路第二本振信号LOQN的相位(比如超前或滞后)。直到，IQ两路的本振信号的相位差为90°
比如，I路本振(LOIP和LOIN)超前Q路本振91°，那么可以通过减小 PHACAL_I使得I路本振(LOIP和LOIN)相位逐渐滞后，或者增大PHACAL_Q 使得Q路本振(LOQP和LOQN)相位逐渐超前，最终可以使得相差从91°校准到90°。
也即是说，当IQ两路本振信号相位出现误差时，即可通过改变I路本振信号相位校准信号PHACAL_I和/或Q路本振信号相位校准信号PHACAL_Q的控制值，实现IQ两路本振信号的相位校准。
优选地，假设，本发明中的每个可控开关均包括4个PMOS管，分别记为： PM0、PM1、PM2、PM3。通过仿真可以得到I路本振相位校准信号PHACAL_I 对IQ相位的影响，如图5所示，可看到调整I路本振相位校准信号PHACAL_I 从0到15，IQ两路本振信号的相位差从90°变化到95°左右，也就是如果IQ 两路本振信号的相位差不到90°可通过调整I路本振相位校准信号PHACAL_I 来校准IQ两路本振信号的相位差，使其达到90°。
图5中的PHACAL<3：0>对应为图3中的每个可控开关的栅极输入端的控制序列，如PHACAL_I<3>、PHASCAL_I<2>、PHASECAL_I<1>、PHASCAL_I<0> 分别控制可控开关中对应的PMOS管的导通或关断。
相同方法，可仿真得到Q路本振相位校准信号PHACAL_Q对IQ两路本振信号相位差的影响，如图6所示，可看到调整Q路本振相位校准信号PHACAL_Q 从0到15，IQ两路本振信号的相位差从90°到85°变化，也就是如果IQ两路本振信号的相位差超过90°，可通过调整Q路本振相位校准信号PHACAL_Q 来校准IQ两路本振信号的相位差，使其达到90°。
通过本装置就可以实现占空比为25％的本振信号的产生，而不需要首先通过占空比产生电路产生本振信号，然后再通过IQ相位校准模块进行校准，也即是将本振信号的产生与相位校准分开的方式实现，不仅节省了芯片功耗与面积，同时还解决了现有技术中在最后校准对占空比破坏的问题。
上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。