阅读说明：本技术 图像传感器及其像素阵列电路 (Image sensor and pixel array circuit thereof ) 是由 林东龙 王佳祥 印秉宏 于 2018-12-24 设计创作，主要内容包括：本发明提供一种图像传感器及其像素阵列电路。图像传感器包括像素阵列电路及读出电路。像素阵列电路包括多个像素单元。各像素单元包括光传感器、N个存储器、N个传输电路以及M个浮动扩散节点,其中N为大于或等于二的正整数,且M为小于或等于N的正整数。N个存储器耦接光传感器,分别用以存储光传感器于不同次曝光所累积的电荷。各传输电路耦接在对应的存储器与对应的浮动扩散节点之间,且受控于N个传输控制信号的其中一者以将对应的存储器所存储的电荷于特定时段内传输至对应的浮动扩散节点。读出电路耦接各像素单元的M个浮动扩散节点,用以根据各像素单元的M个浮动扩散节点的电压,取得分别对应于N张画面的N个数字像素值。(The invention provides an image sensor and a pixel array circuit thereof. The image sensor includes a pixel array circuit and a readout circuit. The pixel array circuit includes a plurality of pixel units. Each pixel unit comprises a light sensor, N memories, N transmission circuits and M floating diffusion nodes, wherein N is a positive integer greater than or equal to two, and M is a positive integer less than or equal to N. The N memories are coupled to the photosensors and respectively store charges accumulated by the photosensors in different exposures. Each transfer circuit is coupled between the corresponding memory and the corresponding floating diffusion node and is controlled by one of the N transfer control signals to transfer the charge stored in the corresponding memory to the corresponding floating diffusion node within a specific period of time. The readout circuit is coupled to the M floating diffusion nodes of each pixel unit, and is configured to obtain N digital pixel values respectively corresponding to N frames according to voltages of the M floating diffusion nodes of each pixel unit.)

图像传感器及其像素阵列电路

技术领域

本发明涉及一种图像传感器，尤其涉及一种低成本的图像传感器及其像素阵列电路。

背景技术

在图像传感器做为从属(slave)装置的电子系统中，图像传感器通常会内建存储电路，用以存储图像传感器经曝光运作后所得到的数字像素值。除此之外，存储电路可反应于电子系统中的主要(master)装置的读取要求而提供对应像素的数字像素值，以供主要装置进行后续的图像处理或图像识别运作。因此，存储电路可做为图像传感器与主要装置之间的缓冲电路，以提升图像传感器的整体速度及效能，同时避免图像掉格(frame loss)的问题发生。

一般来说，上述的存储电路大多采用独立于图像传感器的像素阵列(pixelarray)之外的数字存储器电路来实现，其中此数字存储器电路可例如是随机存取存储器(Random-Access Memory，RAM)、锁存器或是寄存器。然而，为了提升图像传感器的整体效能，存储电路所需的存储容量通常很大，例如是可存储两张图像画面的存储容量。如此一来，将会导致图像传感器的存储电路的电路面积大幅度地增加，从而增加图像传感器的硬件成本。

发明内容

有鉴于此，本发明提供一种图像传感器及其像素阵列电路，可有效降低图像传感器的电路面积，从而降低图像传感器的成本。

本发明的图像传感器包括像素阵列电路以及读出电路。像素阵列电路包括多个像素单元。此些像素单元中的每一者包括光传感器、N个存储器、N个传输电路以及M个浮动扩散节点，其中N为大于或等于二的正整数，且M为小于或等于N的正整数。光传感器耦接第一节点。N个存储器耦接第一节点，分别用以存储光传感器于不同次曝光所累积的电荷。N个传输电路中的每一者耦接在N个存储器的其中一者与M个浮动扩散节点的其中一者之间，且受控于N个传输控制信号的其中一者以将N个存储器的其中该者所存储的电荷于特定时段内传输至M个浮动扩散节点的其中该者。读出电路耦接此些像素单元中的每一者的M个浮动扩散节点。读出电路用以根据此些像素单元中的每一者的M个浮动扩散节点的电压，取得分别对应于N张画面的N个数字像素值。

在本发明的一实施例中，上述N个存储器中的每一者为模拟存储单元。

在本发明的一实施例中，上述N个存储器中的每一者包括存储开关以及电荷存储元件。存储开关的第一端耦接第一节点。存储开关的控制端接收N个存储控制信号的其中一者。存储开关的第二端耦接N个传输电路的其中一者。电荷存储元件耦接存储开关的第二端，用以存储来自光传感器的电荷。

在本发明的一实施例中，上述N个传输电路中的每一者包括传输开关以及重置开关。传输开关的第一端耦接N个存储器的其中一者。传输开关的第二端耦接M个浮动扩散节点的其中一者。传输开关的控制端接收N个传输控制信号的其中一者。重置开关的第一端耦接重置电源。重置开关的第二端耦接M个浮动扩散节点的其中该者。重置开关的控制端接收N个重置控制信号的其中一者。其中上述的M等于N。

在本发明的一实施例中，上述N个传输电路中的每一者包括传输开关。传输开关的第一端耦接N个存储器的其中一者。传输开关的第二端耦接此M个浮动扩散节点。传输开关的控制端接收N个传输控制信号的其中一者。此些像素单元中的每一者还包括重置开关。重置开关的第一端耦接重置电源。重置开关的第二端耦接此M个浮动扩散节点。重置开关的控制端接收重置控制信号。其中上述的M等于一。

在本发明的一实施例中，当上述像素阵列电路执行曝光操作时，此些像素单元中的每一者的光传感器是同时曝光。

本发明的像素阵列电路包括多个像素单元。此些像素单元中的每一者包括光传感器、N个存储器、N个传输电路以及M个浮动扩散节点，其中N为大于或等于二的正整数，且M为小于或等于N的正整数。光传感器耦接第一节点。N个存储器耦接第一节点，分别用以存储光传感器于不同次曝光所累积的电荷。N个传输电路中的每一者耦接在N个存储器的其中一者与M个浮动扩散节点的其中一者之间，且受控于N个传输控制信号的其中一者以将N个存储器的其中该者所存储的电荷于特定时段内传输至M个浮动扩散节点的其中该者。

基于上述，本发明实施例所提出的图像传感器及其像素阵列电路，是在各像素单元中设置存储器以存储光传感器曝光后所累积的电荷。由于存储电荷的存储器的电路面积相较于用来存储数字像素值的数字存储器的电路面积小，故而可有效降低图像传感器的硬件成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是依照本发明一实施例所示出的图像传感器的电路方块示意图。

图2是依照本发明一实施例所示出的像素单元的电路方块示意图。

图3是依照本发明一实施例所示出的图2的像素单元的电路架构示意图。

图4是依照本发明一实施例所示出的像素单元的控制信号时序示意图。

图5是依照本发明另一实施例所示出的像素单元的电路架构示意图。

图6是依照本发明另一实施例所示出的像素单元的控制信号时序示意图。

【符号说明】

100：图像传感器

120：像素阵列电路

140：读出电路

231、232：存储器

241、242、541、542：传输电路

LS1、LS2：电荷存储元件

FD1、FD2、FD：浮动扩散节点

GND：接地端

MS1、MS2：存储开关

ND：第一节点

PD：光传感器

PXU、PXU’：像素单元

SR0、SR1、SR2、SR3：重置控制信号

SS1、SS2：存储控制信号

ST1、ST2：传输控制信号

T11～T18、T21～T28：时间点

TR0、TR1、TR2、TR3：重置开关

TX1、TX2：传输开关

VA：重置电源

具体实施方式

为了使本发明的内容可以被更容易明了，以下特举实施例做为本发明确实能够据以实施的范例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤，代表相同或类似部件。

图1是依照本发明一实施例所示出的图像传感器的电路方块示意图，图2是依照本发明一实施例所示出的像素单元的电路方块示意图。请合并参照图1及图2，图像传感器100可包括像素阵列电路120以及读出电路140。像素阵列电路120可包括以阵列形式排列的多个像素单元PXU。各像素单元PXU可包括光传感器PD、N个存储器、N个传输电路以及M个浮动扩散节点，其中N为大于或等于二的正整数，且M为小于或等于N的正整数。然而，为了方便说明以及附图简洁起见，以下将以N为二的示范式实施例来进行说明。至于N为大于二的实施方式，则可依据以下说明而类推得之。另外，图2是以M为二的示范式实施例来进行说明，至于M为一的实施例稍后会再详细说明。

如图2所示，各像素单元PXU包括光传感器PD、两个存储器231、232、两个传输电路241、242以及两个浮动扩散节点FD1、FD2。光传感器PD的阳极耦接接地端GND。光传感器PD的阴极耦接第一节点ND。特别是，当像素阵列电路120执行曝光操作时，各像素单元PXU的光传感器PD同时曝光，以实现全域快门式(global shutter)的曝光运作。

存储器231、232耦接第一节点ND。存储器231、232可分别存储光传感器PD于不同次曝光所累积的电荷。举例来说，存储器231可存储光传感器PD于第L次曝光所累积的电荷，而存储器232可存储光传感器PD于第(L+1)次曝光所累积的电荷，其中L为正整数。可以理解的是，像素阵列电路120的所有像素单元PXU的存储器231所存储的电荷是对应于一张画面，而像素阵列电路120的所有像素单元PXU的存储器232所存储的电荷是对应于另一张画面。换句说话，通过各像素单元PXU具有两个存储器231、232的电路设计，可让像素阵列电路120具有两张画面的存储容量。

传输电路241耦接在存储器231与浮动扩散节点FD1之间，且受控于传输控制信号ST1以将存储器231所存储的电荷于一特定时段内传输至浮动扩散节点FD1。类似地，传输电路242耦接在存储器232与浮动扩散节点FD2之间，且受控于传输控制信号ST2以将存储器232所存储的电荷于另一特定时段内传输至浮动扩散节点FD2。

读出电路140耦接各像素单元PXU的浮动扩散节点FD1、FD2。读出电路140可根据各像素单元PXU的浮动扩散节点FD1的电压，取得对应于一张画面的数字像素值。同样地，读出电路140可根据各像素单元PXU的浮动扩散节点FD2的电压，取得对应于另一张画面的数字像素值。

值得一提的是，由于存储器231、232是用来存储电荷，故相较于一般用来存储数字像素值的数字存储器电路，存储器231、232具有较小的电路面积，故而可有效降低图像传感器100的硬件成本。

在本发明的一实施例中，存储器231、232可采用各种类型的模拟存储单元(analogmemory cell)来实现。

在本发明的一实施例中，各像素单元PXU还可包括重置开关TR0。重置开关TR0的第一端耦接重置电源VA。重置开关TR0的第二端耦接第一节点ND。重置开关TR0的控制端接收重置控制信号SR0。重置控制信号SR0可控制重置开关TR0的启闭，从而控制光传感器PD的重置。在本发明的一实施例中，重置开关TR0可采用金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)来实现，但不限于此。

在本发明的一实施例中，各像素单元PXU还可包括其他用来协同执行读出运作的电路，例如两个源极追随器(source follower)晶体管，其分别耦接浮动扩散节点FD1、FD2以将浮动扩散节点FD1、FD2的电荷转换为对应的电压。

在本发明的一实施例中，读出电路140可采用现有的读出电路来实现。举例来说，读出电路140可采用具有相关双重取样(correlated double sampling circuit，CDS)电路以及模拟至数字转换器(analog-to-digital converter，ADC)的读出电路来实现，但本发明不限于此，本发明并不对读出电路140的电路架构加以限制。由于读出电路的实施方式及运作为本技术领域技术人员所熟悉，故在此不再赘述。

图3是依照本发明一实施例所示出的图2的像素单元的电路架构示意图。请参照图3，存储器231可包括存储开关MS1以及电荷存储元件LS1。存储开关MS1的第一端耦接第一节点ND。存储开关MS1的控制端接收存储控制信号SS1。存储开关MS1的第二端与电荷存储元件LS1相耦接，并耦接传输电路241。当存储开关MS1导通时，电荷存储元件LS1可存储来自光传感器PD的电荷。

类似地，存储器232可包括存储开关MS2以及电荷存储元件LS2。存储开关MS2的第一端耦接第一节点ND。存储开关MS2的控制端接收存储控制信号SS2。存储开关MS2的第二端与电荷存储元件LS2相耦接，并耦接传输电路242。当存储开关MS2导通时，电荷存储元件LS2可存储来自光传感器PD的电荷。

传输电路241可包括传输开关TX1以及重置开关TR1。传输开关TX1的第一端耦接存储器231。传输开关TX1的第二端耦接浮动扩散节点FD1。传输开关TX1的控制端接收传输控制信号ST1。重置开关TR1的第一端耦接重置电源VA。重置开关TR1的第二端耦接浮动扩散节点FD1。重置开关TR1的控制端接收重置控制信号SR1。

类似地，传输电路242可包括传输开关TX2以及重置开关TR2。传输开关TX2的第一端耦接存储器232。传输开关TX2的第二端耦接浮动扩散节点FD2。传输开关TX2的控制端接收传输控制信号ST2。重置开关TR2的第一端耦接重置电源VA。重置开关TR2的第二端耦接浮动扩散节点FD2。重置开关TR2的控制端接收重置控制信号SR2。

在本发明的一实施例中，电荷存储元件LS1、LS2可采用电容或二极管来实现，但本发明不限于此。

在本发明的一实施例中，存储开关MS1、MS2、重置开关TR1、TR2以及传输开关TX1、TX2可采用金氧半场效晶体管来实现，但不限于此。

图4是依照本发明一实施例所示出的像素单元的控制信号时序示意图。以下搭配图3的像素单元PXU以及图4的控制信号时序示意图说明图1的图像传感器100的曝光与存储运作。请合并参照图1、图3及图4。于图3中，可通过光传感器PD以及存储器231执行第一次曝光与存储运作。首先，于时间点T11，可通过将重置控制信号SR0以及存储控制信号SS1驱动至第一电平(例如逻辑高电平)，以导通所有像素单元PXU的重置开关TR0以及存储开关MS1，从而重置所有像素单元PXU的光传感器PD及电荷存储元件LS1。接着，于时间点T12，可将重置控制信号SR0以及存储控制信号SS1驱动至第二电平(例如逻辑低电平)，以关断所有像素单元PXU的重置开关TR0以及存储开关MS1，并让所有像素单元PXU的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU的光传感器PD完成曝光之后，于时间点T13，可将存储控制信号SS1驱动至第一电平以导通存储开关MS1，从而将光传感器PD的电荷传输至电荷存储元件LS1。接着，于时间点T14，可将存储控制信号SS1驱动至第二电平以关断存储开关MS1，以完成对应于第一次曝光的存储运作。

在完成第一次曝光与存储运作之后，则可通过传输电路241以及读出电路140执行对应于第一次曝光与存储运作的读出运作。首先，于时间点T15，可将重置控制信号SR1驱动至第一电平，以导通重置开关TR1，从而重置浮动扩散节点FD1，致使浮动扩散节点FD1的电压为重置电源VA的电压。接着，于时间点T16，可将重置控制信号SR1驱动至第二电平以关断重置开关TR1。之后，于时间点T17～T18之间的特定时段内，将传输控制信号ST1驱动至第一电平以导通传输开关TX1，从而将电荷存储元件LS1所存储的电荷传输出浮动扩散节点FD1。如此一来，读出电路140可根据各像素单元PXU的浮动扩散节点FD1的电压，取得对应于第一张画面的数字像素值。

另外，可通过光传感器PD以及存储器232执行第二次曝光与存储运作。首先，于时间点T21，可通过将重置控制信号SR0以及存储控制信号SS2驱动至第一电平，以导通所有像素单元PXU的重置开关TR0以及存储开关MS2，从而重置所有像素单元PXU的光传感器PD及电荷存储元件LS2。接着，于时间点T22，可将重置控制信号SR0以及存储控制信号SS2驱动至第二电平，以关断所有像素单元PXU的重置开关TR0以及存储开关MS2，并让所有像素单元PXU的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU的光传感器PD完成曝光之后，于时间点T23，可将存储控制信号SS2驱动至第一电平以导通存储开关MS2，从而将光传感器PD的电荷传输至电荷存储元件LS2。接着，于时间点T24，可将存储控制信号SS2驱动至第二电平以关断存储开关MS2，以完成对应于第二次曝光的存储运作。

在完成第二次曝光与存储运作之后，则可通过传输电路242以及读出电路140执行对应于第二次曝光与存储运作的读出运作。首先，于时间点T25，可将重置控制信号SR2驱动至第一电平，以导通重置开关TR2，从而重置浮动扩散节点FD2，致使浮动扩散节点FD2的电压为重置电源VA的电压。接着，于时间点T26，可将重置控制信号SR2驱动至第二电平以关断重置开关TR2。之后，于时间点T27～T28之间的特定时段内，将传输控制信号ST2驱动至第一电平以导通传输开关TX2，从而将电荷存储元件LS2所存储的电荷传输出浮动扩散节点FD2。如此一来，读出电路140可根据各像素单元PXU的浮动扩散节点FD2的电压，取得对应于第二张画面的数字像素值。

在本发明的一实施例中，为了加快图像传感器100的运作速度及效率，可将光传感器PD及存储器232的运作与传输电路241及读出电路140的运作管线化(pipeline)，以及将光传感器PD及存储器231的运作与传输电路242及读出电路140的运作管线化。详细来说，当传输电路241以及读出电路140执行对应于第K次曝光与存储运作的读出运作时，光传感器PD与存储器232可执行第(K+1)次曝光与存储运作，其中K为正整数。而当传输电路242以及读出电路140执行对应于第(K+1)次曝光与存储运作的读出运作时，光传感器PD与存储器231则可执行第(K+2)次曝光与存储运作。

举例来说，当传输电路241以及读出电路140执行对应于第一次曝光与存储运作的读出运作时，光传感器PD与存储器232可执行第二次曝光与存储运作。而当传输电路242以及读出电路140执行对应于第二次曝光与存储运作的读出运作时，光传感器PD与存储器231则可执行第三次曝光与存储运作。

图5是依照本发明另一实施例所示出的像素单元的电路架构示意图。请合并参照图1及图5，各像素单元PXU’包括重置开关TR0、TR3、光传感器PD、两个存储器231、232、两个传输电路541、542以及一个浮动扩散节点FD，其中图5的重置开关TR0、光传感器PD以及存储器231、232的实施方式分别类似于图2(或图3)的重置开关TR0、光传感器PD以及存储器231、232，故可参酌上述图2～图3的相关说明，在此不再赘述。

传输电路541耦接在存储器231与浮动扩散节点FD之间，且受控于传输控制信号ST1以将存储器231所存储的电荷于一特定时段内传输至浮动扩散节点FD。类似地，传输电路542耦接在存储器232与浮动扩散节点FD之间，且受控于传输控制信号ST2以将存储器232所存储的电荷于另一特定时段内传输至浮动扩散节点FD。

传输电路541可包括传输开关TX1。传输开关TX1的第一端耦接存储器231。传输开关TX1的第二端耦接浮动扩散节点FD。传输开关TX1的控制端接收传输控制信号ST1。类似地，传输电路542可包括传输开关TX2。传输开关TX2的第一端耦接存储器232。传输开关TX2的第二端耦接浮动扩散节点FD。传输开关TX2的控制端接收传输控制信号ST2。

重置开关TR3的第一端耦接重置电源VA。重置开关TR3的第二端耦接浮动扩散节点FD。重置开关TR3的控制端接收重置控制信号SR3。重置控制信号SR3可控制重置开关TR3的启闭，从而控制浮动扩散节点FD的重置。在本发明的一实施例中，重置开关TR3可采用金氧半场效晶体管来实现，但不限于此。

读出电路140耦接各像素单元PXU’的浮动扩散节点FD。读出电路140可根据各像素单元PXU’的浮动扩散节点FD的电压，依序取得对应于两张画面的数字像素值。

图6是依照本发明另一实施例所示出的像素单元的控制信号时序示意图。以下搭配图5的像素单元PXU’以及图6的控制信号时序示意图说明图1的图像传感器100的曝光与存储运作。请合并参照图1、图5及图6。于图5中，可通过光传感器PD以及存储器231执行第一次曝光与存储运作。首先，于时间点T11，可通过将重置控制信号SR0以及存储控制信号SS1驱动至第一电平(例如逻辑高电平)，以导通所有像素单元PXU’的重置开关TR0以及存储开关MS1，从而重置所有像素单元PXU’的光传感器PD及电荷存储元件LS1。接着，于时间点T12，可将重置控制信号SR0以及存储控制信号SS1驱动至第二电平(例如逻辑低电平)，以关断所有像素单元PXU’的重置开关TR0以及存储开关MS1，并让所有像素单元PXU’的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU’的光传感器PD完成曝光之后，于时间点T13，可将存储控制信号SS1驱动至第一电平以导通存储开关MS1，从而将光传感器PD的电荷传输至电荷存储元件LS1。接着，于时间点T14，可将存储控制信号SS1驱动至第二电平以关断存储开关MS1，以完成对应于第一次曝光的存储运作。

在完成第一次曝光与存储运作之后，则可通过传输电路541、重置开关TR3以及读出电路140执行对应于第一次曝光与存储运作的读出运作。首先，于时间点T15，可将重置控制信号SR3驱动至第一电平，以导通重置开关TR3，从而重置浮动扩散节点FD，致使浮动扩散节点FD的电压为重置电源VA的电压。接着，于时间点T16，可将重置控制信号SR3驱动至第二电平以关断重置开关TR3。之后，于时间点T17～T18之间的特定时段内，将传输控制信号ST1驱动至第一电平以导通传输开关TX1，从而将电荷存储元件LS1所存储的电荷传输出浮动扩散节点FD。如此一来，读出电路140可根据各像素单元PXU’的浮动扩散节点FD的电压，取得对应于第一张画面的数字像素值。

另外，可通过光传感器PD以及存储器232执行第二次曝光与存储运作。首先，于时间点T21，可通过将重置控制信号SR0以及存储控制信号SS2驱动至第一电平，以导通所有像素单元PXU’的重置开关TR0以及存储开关MS2，从而重置所有像素单元PXU’的光传感器PD及电荷存储元件LS2。接着，于时间点T22，可将重置控制信号SR0以及存储控制信号SS2驱动至第二电平，以关断所有像素单元PXU’的重置开关TR0以及存储开关MS2，并让所有像素单元PXU’的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU’的光传感器PD完成曝光之后，于时间点T23，可将存储控制信号SS2驱动至第一电平以导通存储开关MS2，从而将光传感器PD的电荷传输至电荷存储元件LS2。接着，于时间点T24，可将存储控制信号SS2驱动至第二电平以关断存储开关MS2，以完成对应于第二次曝光的存储运作。

在完成第二次曝光与存储运作之后，则可通过传输电路542、重置开关TR3以及读出电路140执行对应于第二次曝光与存储运作的读出运作。首先，于时间点T25，可将重置控制信号SR3驱动至第一电平，以导通重置开关TR3，从而重置浮动扩散节点FD，致使浮动扩散节点FD的电压为重置电源VA的电压。接着，于时间点T26，可将重置控制信号SR3驱动至第二电平以关断重置开关TR3。之后，于时间点T27～T28之间的特定时段内，将传输控制信号ST2驱动至第一电平以导通传输开关TX2，从而将电荷存储元件LS2所存储的电荷传输出浮动扩散节点FD。如此一来，读出电路140可根据各像素单元PXU’的浮动扩散节点FD的电压，取得对应于第二张画面的数字像素值。

可以理解的是，由于存储器231与存储器232共用同一个浮动扩散节点FD，因此各像素单元PXU’的浮动扩散节点FD仅须设置一个重置开关TR3。如此一来，可降低各像素单元PXU’的电路面积。

在本发明的一实施例中，为了加快图像传感器100的运作速度及效率，可将光传感器PD及存储器232的运作与传输电路541、重置开关TR3及读出电路140的运作管线化(pipeline)，以及将光传感器PD及存储器231的运作与传输电路542、重置开关TR3及读出电路140的运作管线化。详细来说，当传输电路541、重置开关TR3以及读出电路140执行对应于第K次曝光与存储运作的读出运作时，光传感器PD与存储器232可执行第(K+1)次曝光与存储运作，其中K为正整数。而当传输电路542、重置开关TR3以及读出电路140执行对应于第(K+1)次曝光与存储运作的读出运作时，光传感器PD与存储器231则可执行第(K+2)次曝光与存储运作。

举例来说，当传输电路541、重置开关TR3以及读出电路140执行对应于第一次曝光与存储运作的读出运作时，光传感器PD与存储器232可执行第二次曝光与存储运作。而当传输电路542、重置开关TR3以及读出电路140执行对应于第二次曝光与存储运作的读出运作时，光传感器PD与存储器231则可执行第三次曝光与存储运作。

综上所述，本发明实施例所提出的图像传感器及其像素阵列电路，是在各像素单元中设置存储器以存储光传感器曝光后所累积的电荷。由于存储电荷的存储器的电路面积相较于用来存储数字像素值的数字存储器的电路面积小，故而可有效降低图像传感器的硬件成本。另外，于各像素单元中设置多个存储器以分别存储光传感器于不同次曝光所累积的电荷，并采用全域快门式的曝光运作，可让像素阵列电路具有多张画面的存储容量。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。