阅读说明：本技术 符合gpio的低电压晶体振荡器电路 (Low-voltage crystal oscillator circuit conforming to GPIO ) 是由 R·瓦加亚拉加万 A·库玛 K·卡尔尼克 于 2018-08-06 设计创作，主要内容包括：本发明公开了一种低电压晶体振荡器,其具有用于耦合到GPIO/与GPIO解耦的原生NMOS晶体管。原生NMOS晶体管在接通(低电阻)时在低供电电压下正常工作,并且在关断(高电阻)时在高供电电压下正常工作。振荡器Gm驱动偏置电阻器被重新利用以在原生NMOS晶体管关断时使该原生NMOS晶体管退化,从而减少其泄漏电流(振荡器电路与GPIO节点解耦)。这确保在高供电电压下在外部时钟(EC)模式期间符合CMOS IIH泄漏电流规范。(A low voltage crystal oscillator has native NMOS transistors for coupling/decoupling to GPIO. The native NMOS transistor operates normally at low supply voltage when on (low resistance) and at high supply voltage when off (high resistance). The oscillator Gm drive bias resistor is reused to degrade the native NMOS transistor when it is turned off, reducing its leakage current (the oscillator circuit is decoupled from the GPIO node). This ensures compliance with CMOS IIH leakage current specifications during External Clock (EC) mode at high supply voltages.)

符合GPIO的低电压晶体振荡器电路

相关专利申请

本申请要求于2017年8月7日提交的共同拥有的美国临时专利申请号62/542,050的优先权；该临时专利申请据此以引用方式并入本文以用于所有目的。

技术领域

本公开涉及振荡器，具体地涉及低电压晶体振荡器电路，其符合用于共享通用输入输出(GPIO)节点的互补金属氧化物半导体(CMOS)输入泄漏高(IIH)规范。

背景技术

与通用输入输出(GPIO)节点(例如集成电路(IC)的连接焊盘)耦合的低电压晶体振荡器电路的操作是当今集成电路产品中期望的特征。然而，基于N沟道金属氧化物半导体(NMOS)Gm驱动的晶体振荡器电路的低电压操作受到使晶体振荡器电路和GPIO焊盘之间的串联隔离开关导通所需的最小Vdd(供电电压)的限制(参见图1)。最低要求的电压为：1-NMOS二极管+NMOS开关的阈值电压(Vt)。通常，这些隔离开关被实现为3.3V能力标准VtNMOS开关，以在禁用时确保最低泄漏电流，从而使晶体振荡器Gm驱动电路与IC的GPIO焊盘解耦。这确保除了用作外部频率确定晶体及其相关部件的连接之外在使用其他配置中的GPIO焊盘时满足CMOS IIH规范。

但是为了保证晶体振荡器在大约2V的工作电压下工作，需要使用3.3V能力的原生NMOS(低Vt)晶体管而不是标准的VT NMOS晶体管开关。然而，当与晶体振荡器电路相关联的GPIO焊盘在处于“外部时钟”模式且由CMOS逻辑驱动时，或在这些GPIO焊盘的其他用途中时，使用原生NMOS晶体管开关将不足以隔离振荡器Gm驱动晶体管以防止过量电流泄漏通路。因此，无法满足CMOS IIH泄漏电流规范。

发明内容

因此，需要一种低电压晶体振荡器，该低电压晶体振荡器具有符合用于共享通用输入输出(GPIO)焊盘的互补金属氧化物半导体(CMOS)输入泄漏高(IIH)规范的隔离电路，并且仍然在两(2)伏或低于两(2)伏直流电下工作。

根据一个实施方案，具有低泄露电流隔离的晶体振荡器电路可包括：Gm驱动晶体管；恒定电流源，其耦合在NMOS Gm驱动晶体管的电压源和漏极之间；第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器，其串联耦合在NMOS Gm驱动晶体管的漏极和栅极之间；电流泄漏减少晶体管，其耦合在第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器的结点和公共电压源之间；第一连接节点和第二连接节点，其适于耦合到频率确定晶体；第一隔离晶体管，其耦合在第一连接节点和电流泄漏减少晶体管的栅极之间；第二隔离晶体管，其耦合在第二连接节点和Gm驱动晶体管的漏极之间；其中当第一隔离晶体管和第二隔离晶体管可导通时，Gm驱动晶体管的栅极和漏极可分别耦合到第一连接节点和第二连接节点，并且电流泄漏减少晶体管可关断，并且当第一隔离晶体管和第二隔离晶体管可关断时，Gm驱动晶体管的栅极和漏极可分别与第一连接节点和第二连接节点解耦，并且电流泄漏减少晶体管可导通，从而将第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器的结点耦合到公共电压源，由此第一隔离晶体管和第二隔离晶体管对流过其中的电流进行自我设限。

根据另一个实施方案，Gm驱动晶体管可为N沟道金属氧化物半导体场效应晶体管(NMOS FET)。根据另一个实施方案，电流泄露减少晶体管可为N沟道金属氧化物半导体场效应晶体管(NMOS FET)。根据另一个实施方案，第一隔离晶体管和第二隔离晶体管可为N沟道金属氧化物半导体场效应晶体管(NMOS FET)。根据另一个实施方案，第一隔离晶体管和第二隔离晶体管可为低阈值电压原生NMOS FET。根据另一个实施方案，第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器的组合串联电阻可为约七(7)兆欧。根据另一个实施方案，第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器的组合串联电阻可为约五(5)兆欧至约十(10)兆欧。

根据另一个实施方案，时钟缓冲器可具有耦合到Gm驱动晶体管的输入和时钟输出。根据另一个实施方案，当第一隔离晶体管和第二隔离晶体管可关断时，其泄漏电流可满足用于共享通用输入输出(GPIO)节点的互补金属氧化物半导体(CMOS)输入泄漏高(IIH)规范。根据另一个实施方案，第一连接节点和第二连接节点可适于分别为第一通用输入输出(GPIO)节点和第二通用输入输出(GPIO)节点。

根据另一个实施方案，微处理器可包括：中央处理单元(CPU)和存储器；具有低泄露电流隔离的晶体振荡器电路，其可包括：Gm驱动晶体管；恒定电流源，其耦合在NMOS Gm驱动晶体管的电压源和漏极之间；第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器，其串联耦合在NMOS Gm驱动晶体管的漏极和栅极之间；电流泄漏减少晶体管，其耦合在第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器的结点和公共电压源之间；第一连接节点和第二连接节点，其适于耦合到频率确定晶体；第一隔离晶体管，其耦合在第一连接节点和Gm驱动晶体管的栅极之间；第二隔离晶体管，其耦合在第二连接节点和Gm驱动晶体管的漏极之间；其中当第一隔离晶体管和第二隔离晶体管可导通时，Gm驱动晶体管的栅极和漏极可分别耦合到第一连接节点和第二连接节点，并且电流泄漏减少晶体管可关断，并且当第一隔离晶体管和第二隔离晶体管可关断时，Gm驱动晶体管的栅极和漏极可分别与第一连接节点和第二连接节点解耦，并且电流泄漏减少晶体管可导通，从而将第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器的结点耦合到公共电压源，由此第一隔离晶体管和第二隔离晶体管对流过其中的电流进行自我设限；和至少一个功能模块，其中至少一个功能模块可通过隔离开关耦合到第一连接节点和第二连接节点，由此振荡器电路或至少一个功能模块使用第一连接节点和第二连接节点与其耦合。

根据另一个实施方案，至少一个功能模块可为模拟功能模块。根据另一个实施方案，至少一个功能模块可为数字功能模块。根据另一个实施方案，集成电路封装可具有适于作为集成电路封装上的外部连接的第一连接节点和第二连接节点。根据另一个实施方案，频率确定晶体可耦合到集成电路封装上的外部连接。

根据另一个实施方案，使具有低电阻导通和高电阻关断隔离开关的晶体振荡器耦合和解耦的方法可包括以下步骤：提供晶体振荡器，该振荡器包括：Gm驱动晶体管；第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器，其串联耦合在NMOS Gm驱动晶体管的漏极和栅极之间；和恒定电流源，其耦合在NMOS Gm驱动晶体管的电压源和漏极之间；提供隔离电路，其包括：耦合在第一Gm驱动偏置电阻器和第二Gm驱动偏置电阻器的结点和公共电压源之间的电流泄漏减少晶体管；第一连接节点和第二连接节点，其适于耦合到频率确定晶体；第一隔离晶体管，其耦合在第一连接节点和Gm驱动晶体管的栅极之间；第二隔离晶体管，其耦合在第二连接节点和Gm驱动晶体管的漏极之间；当第一隔离晶体管和第二隔离晶体管可导通并且电流泄漏减少晶体管可关断时，将Gm驱动晶体管的栅极和漏极分别耦合到第一连接节点和第二连接节点；并且当第一隔离晶体管和第二隔离晶体管可关断并且电流泄漏减少晶体管可导通时，将Gm驱动晶体管的栅极和漏极分别与第一连接节点和第二连接节点解耦。

根据该方法的另一个实施方案，可包括当电流泄漏减少晶体管可导通时对第一隔离晶体管和第二隔离晶体管进行电流自我设限的步骤。根据该方法的另一个实施方案，可包括用时钟缓冲器对Gm驱动晶体管的输出进行缓冲的步骤。根据该方法的另一个实施方案，可包括将第一连接节点和第二连接节点分别耦合至第一通用输入输出(GPIO)节点和第二通用输入输出(GPIO)节点的步骤。根据该方法的另一个实施方案，可包括提供在其上具有外部连接的集成电路封装作为第一通用输入输出(GPIO)节点和第二通用输入输出(GPIO)节点的步骤。

附图说明

通过参考以下结合附图的描述，可以获得对本公开的更完整的理解，其中：

图1示出了根据本公开的教导内容的具有隔离开关的基于NMOS晶体管驱动的晶体振荡器电路的示意图；

图2示出了根据本公开的具体示例实施方案的具有原生NMOS晶体管隔离开关的基于NMOS晶体管驱动的晶体振荡器电路的示意图；并且

图3示出了根据本公开的具体示例实施方案的包括图2的晶体振荡器电路的微控制器的示意性框图。

虽然本公开易受各种修改形式和替代形式的影响，但是其特定示例实施方案已经在附图中示出并且在本文中详细描述。然而，应当理解，本文对特定示例性实施方案的描述并非旨在将本公开限于本文所公开的形式。

具体实施方式

本公开的各种实施方案可被配置为能够在小于场效应晶体管(FET)阈值(2-Vt)的供电电压(Vdd)下启用晶体振荡器功能。FET阈值(2-Vt)可为在FET的源极和漏极之间产生低电阻通路所需的最小栅极-源极电压。在一些实施方案中，可在小于FET阈值的Vdd下启用晶体振荡器功能。在另外的实施方案中，可在小于FET阈值的Vdd下启用晶体振荡器功能，同时保持共享GPIO特征。Vdd和AVdd(模拟Vdd)将在本文中互换使用。金属氧化物半导体场效应晶体管(MOSFET)的Gm(跨导)为漏极电流的变化除以栅极/源极电压的较小变化，其中漏极/源极电压恒定。

现在参见附图，示意性地示出了示例实施方案的细节。附图中的相似元件将由相似数字表示，并且类似的元件将由具有不同的小写字母后缀的相似数字表示。

现在参见图1，其示出了根据本公开的教导内容的具有隔离开关的基于NMOS晶体管驱动的晶体振荡器电路的示意图。通常由数字100表示的具有隔离开关的晶体振荡器电路可包括时钟缓冲器114、恒定电流源110、Gm驱动晶体管112、Gm驱动偏置电阻器106、隔离开关104和108、GPIO节点116和118以及振荡器频率确定晶体102。被示出为耦合到晶体102和GPIO节点116和118的电容器可包括在晶体振荡器设计中，但在本文中未进一步讨论。

当使用GPIO节点116和118(分别为OSCI和OSCO)将晶体102耦合到Gm驱动晶体管112时，隔离开关104和108被闭合。并且当GPIO节点116和118用于另一个电路功能时，隔离开关104和108被打开。***隔离开关104和108仅是代表性的，并且N型金属氧化物半导体(NMOS)晶体管将用于这些隔离开关。通常，这些NMOS晶体管隔离开关将被实现为3.3V能力的标准Vt NMOS晶体管，以确保禁用(关断)时的最低泄漏电流。然而，基于NMOS Gm驱动(晶体管112)的晶体振荡器电路100的低电压操作受到使串联隔离开关104和108(1-NMOS二极管+1Vt NMOS开关)导通所需的最小Vdd的限制，该串联隔离开关通过GPIO焊盘116和118将振荡器电路耦合到外部频率确定晶体102。NMOS+PMOS互补开关(全传输门)将不起作用，因为信号可在接近AVSS(模拟公共或模拟地)的NMOS Vt附近。

对导通的隔离开关104和108的最低电阻的隐含要求是提供至少2伏的AVDD以保证振荡器电路功能。启用比2伏更低电压操作的一种解决方案是将隔离开关实现为3.3V能力的原生NMOS(具有低Vt)晶体管而不是标准的Vt NMOS晶体管。然而，仅使用用于隔离开关104和108的原生NMOS晶体管可能不能充分解耦(隔离)振荡器Gm驱动晶体管112，如果GPIO焊盘116和/或118例如在外部时钟(EC)模式下由CMOS逻辑驱动，则可能导致附加的泄漏通路，并且即使在由于其极低阈值电压Vt而被禁用的情况下，原生晶体管也会泄漏。

现在参见图2，其示出了根据本公开的具体示例实施方案的具有原生NMOS晶体管隔离开关的基于NMOS晶体管驱动的晶体振荡器电路的示意图。通常由数字200表示的具有用于隔离开关的原生NMOS晶体管的晶体振荡器电路可包括时钟缓冲器114、恒定电流源110、Gm驱动晶体管112、Gm驱动偏置电阻器206a和206b、电流泄漏减少晶体管216、原生NMOS晶体管204和208、GPIO节点116和118以及振荡器频率确定晶体102。被示出为耦合到晶体102和GPIO节点116和118的电容器可包括在晶体振荡器设计中，但在本文中未进一步讨论。

为了解决当原生NMOS晶体管204和208(隔离开关)关断时的过量泄漏电流问题，本公开的实施方案可重新使用Gm驱动偏置电阻器206a和206b以减小关断状态的原生NMOS晶体管204和208的泄漏电流，从而确保符合CMOS IIH泄漏电流规范。当NMOS晶体管204和208关断时(在逻辑“0”处的EN)，电流泄漏减少晶体管216接通(在逻辑“1”处的/EN)，并且Gm驱动偏置电阻器206a和206b的公共节点耦合到公共电源，例如Vss。该配置将使用作隔离开关的原生NMOS晶体管204和208退化，以在关断时例如在“外部时钟(EC)”模式期间对流过其中的电流进行自我设限。

当EN处于逻辑“1”时，NMOS晶体管204和208隔离开关在最低可能的工作电压Vdd下实现非常低的导通电阻。当EN处于逻辑“0”时，NMOS晶体管204和208隔离开关处于基本上较低的泄露电流，该泄露电流在CMOS EC模式期间可容易地满足CMOS IIH泄漏电流规范，因为当电流泄漏减少晶体管216将Gm驱动偏置电阻器206a和206b的公共节点拉到VSS时，NMOS晶体管204和208退化。

因此，图2中所示的隔离电路可满足隔离开关的两种原本冲突的要求，即当启用时在Vdd最小值处的最低导通电阻，以及当振荡器电路被禁用时在Vdd最大值处的高关断电阻。当振荡器被禁用时在Vdd最大值处的高关断电阻可对应于使用一个或多个GPIO节点的另一个设备。因此，本文所公开的实施方案可以通过仅仅重新利用Gm驱动偏置电阻器206a和206b并添加电流泄漏减少晶体管216来实现这两种要求。Gm驱动偏置电阻器206a和206b的电阻值可被选择以确保Gm驱动晶体管112的正常操作，并且可具有例如但不限于约五(5)兆欧至约十(10)兆欧的组合电阻，并且甚至可更低，例如几兆欧。但是较低电阻的Gm驱动偏置电阻器意味着在禁用模式下更高的泄漏。高电阻范围可实际地受到硅管芯面积和振荡器启动时间的限制。

现在参见图3，其示出了根据本公开的具体示例实施方案的包括图2的晶体振荡器电路的微控制器的示意性框图。根据图2所示的电路，微控制器集成电路302可包括中央处理单元(CPU)和存储器304(例如，程序和数据存储器)、至少一个模拟和/或数字功能模块306以及具有隔离开关200的晶体振荡器。晶体振荡器200和至少一个功能模块306可耦合到GPIO-1和GPIO-2，并且交替使用这些GPIO节点。微控制器集成电路302可包括其上具有外部连接焊盘(例如GPIO-1和GPIO-2)的集成电路封装。

因此，当Vdd小于FET阈值电压时，本公开的实施方案可确保晶体振荡器功能。这可能是对深睡眠解决方案的要求。此外，在这些低工作电压下，本公开的实施方案可保持符合GPIO规范。例如，当充电时，锂电池可具有3.65V的电压，并且当放电时可具有仅1.9V的电压，反映了其潜在寿命的约50％。振荡器电路200能够在该低供电电压下工作是非常有利的。

已根据一个或多个优选实施方案描述了本发明，并且应当理解，除了明确陈述的那些(例如，制造方法、按过程的产品等)之外，许多等同物、替代物、变化形式和修改是可能的并且在本发明的范围内。