具体实施方式

请参见图1，其是根据本发明构想的比较模块的示意图。比较模块10包含电阻R1、R2，以及比较电路13。其中假设比较电路13具有迟滞电压Vhys。

电阻R1的一端电连接于输入电压Vin，另一端电连接于比较节点Ncmp。电阻R2的一端电连接于比较节点Ncmp，另一端电连接于接地电压Gnd。为便于说明，本文将比较节点Ncmp的电压定义为比较电压Vcmp，以及直接以R1、R2分别代表电阻R1、R2的电阻值。

比较电路13的反向输入端(inverting terminal)接收参考电压Vref、非反向输入端(non-inverting terminal)接收比较电压Vcmp后，产生输出信号Vo。另，比较电路10还可包含反向器11a、11b。反向器11a的输入端电连接于比较电路13的输出端。反向器11b的输入端电连接于反向器11a的输出端，且反向器11a、11b的输出端均电连接于比较电路13。反向器11a、11b的输出端输出反馈至比较电路13的控制信号Sct、Sctn。其中，控制信号Sctn的相位与输出信号Vo的相位同向，控制信号Sct的相位与输出信号Vo的相位反向。

比较电路13接收参考电压Vref与比较电压Vcmp。其中，参考电压Vref的大小可根据应用的不同而改变。针对同一种应用下，则参考电压Vref的大小为一预设值。另一方面，比较电压Vcmp的大小则随着输入电压Vin而变化。由于在图1中，电阻R1、R2彼此串联，且电阻R1接收输入电压Vin。比较电压Vcmp可根据输入电压Vin与电阻值R1、R2，搭配分压公式计算得出。即，比较电压Vcmp＝[R2/(R1+R2)]*Vin。

请参见图2A，其是图1的比较电路随着比较电压Vcmp的不同，对应产生输出信号Vo的示意图。在此附图中，纵轴为输出信号Vo，横轴为比较电压Vcmp。

当比较电路13所接收的比较电压Vcmp等于参考电压Vref时，比较电路13所产生的输出信号Vo的电平将发生变化。例如，由低电平变成高电平，或是由高电平变成低电平。此时的比较电压Vcmp的电压值称为反转点。在图2中，共绘式两个反转点，分别代表向上反转电压Vinvu与向下反转电压Vinvd。

首先说明比较电压Vcmp由0V开始持续增加时，输出信号Vo的变化方式。假设比较电压Vcmp一开始等于0V时，此时输出信号Vo为低电平。当比较电压Vcmp持续增加但仍小于向上反转电压Vinvu时，输出信号Vo均维持为低电平。当比较电压Vcmp持续增加至等于向上反转电压Vinvu时，输出信号Vo将瞬间由低电平转换为高电平。若比较电压Vcmp持续增加并仍大于向上反转电压Vinvu时，输出信号Vo均维持为高电平。

接着说明比较电压Vcmp由向上反转电压Vinvu逐渐减少时，输出信号Vo的变化方式。假设比较电压Vcmp一开始等于向上反转电压Vinvu，此时输出信号Vo为高电平。当比较电压Vcmp持续下降至接近但仍略大于向下反转电压Vinvd时，输出信号Vo均维持为高电平。当比较电压Vcmp持续降低至向下反转电压Vinvd时，输出信号Vo将瞬间由高电平转换为低电平。其后，当比较电压Vcmp持续降低的过程中，输出信号Vo维持在低电平。向上反转电压Vinvu与向下反转电压Vinvd之间的差值定义为迟滞电压Vhys。

根据前述说明可以得知，当输出信号Vo产生变化时，比较电路13的输入端所接收的参考电压Vref与比较电压Vcmp相等，其中比较电压Vcmp＝[R2/(R1+R2)]*Vin。亦即，此时可以得出式(1)。

Vref＝Vcmp＝[R2/(R1+R2)]*Vin..............式(1)

将式(1)进一步加以转换后，可以得知，在比较电压Vcmp处于反转点时，式(2)成立。

Vin＝Vref*[(R1+R2)/R2]................式(2)

由式(2)可以得出使输出信号Vo产生反转时的输入电压Vin＝Vref*[(R1+R2)/R2]。据此，图1所示的比较模块10的输入电压Vin的翻转点(Vref*[(R1+R2)/R2])取决于参考电压Vref与电阻R1、R2的电阻值。

请参见图2B，其是图1的比较模块随着输入电压Vin的不同，对应产生输出信号Vo的示意图。由于比较电压Vcmp可根据输入电压Vin与电阻R1、R2的电阻值而可表示为Vcmp＝[R2/(R1+R2)]*Vin。经过转换后，相当于输入电压Vin可表示为分压系数(R1+R2)/R2与输入电压Vcmp相乘的结果，即，Vin＝(R1+R2)/R2*Vcmp。因此，图2B所示的各个数值(迟滞电压Vhys_in、向上反转电压Vinvu_in、向下反转电压Vinvd_in)，可通过将图2A所示的比较电路13的各个数值(迟滞电压Vhys、向上反转电压Vinvu、向下反转电压Vinvd)乘上分压系数(R1+R2)/R2后得出。

比较电路13的运行可分为两种模式，一为迟滞模式(hysteresis mode)，一为高增益模式(high gain mode)。为便于说明，本文将迟滞模式定义为Mode1，以及将高增益模式定义为Mode2。在迟滞模式(Mode1)下，比较电路13需要能对输入电压Vcmp的电压变化提供良好的抗噪声能力；在高增益模式(Mode2)下，比较电路13需要提供高增益，使输出信号Vo可快速反应输入电压Vcmp与参考电压Vref之间的压差。

请参见图3，其是根据本发明构想的比较电路的实施例的方框图。比较电路13包含：输入电路151、电流源153、耦合模块18、外接电路173，以及电流镜电路(current mirrorcircuit)171。此外，比较电路13可进一步划分为第一级放大器15与第二级放大器17。第一级放大器15提供第一级增益为A_VN1，第二级放大器17提供第二级增益A_VN2。

第一级放大器15包含输入电路151、电流源153，以及耦合模块18中的一部分。其中，输入电路151进一步包含输入晶体管151a、151b。第一级放大器15经由输入晶体管151a接收参考电压Vref，以及通过输入晶体管151b接收比较电压Vcmp。电流源153提供流经输入电路151的总和电流。第一级放大器15在节点N1、N2产生第一级放大信号。

第二级放大器17包含外接电路173、电流镜电路171，以及耦合模块18中的一部分。其中，外接电路173进一步包含外接晶体管173a、173b。外接晶体管173a电连接于节点N1，外接晶体管173b电连接于节点N2。电流镜电路171进一步包含参考源晶体管171a与镜像晶体管171b。其中，参考源晶体管171a电连接于外接晶体管173a，镜像晶体管171b电连接于外接晶体管173b。第二级放大器17自节点N1、N2接收第一级放大信号后，进一步提供第二级增益A_VN2并产生第二级放大信号(相当于输出信号Vo)。

请参见图4，其是根据本发明实施例的比较电路的内部电路的示意图。请同时参见图3与图4。

输入电路151包含晶体管MN1(输入晶体管151a)、MN2(输入晶体管151b)。晶体管MN1的栅极接收参考电压Vref，晶体管MN2的栅极接收比较电压Vcmp。晶体管MN1、MN2的漏极分别通过节点N1、N2而分别电连接于耦合模块18，且晶体管MN1、MN2的源极均电连接于电流源153。

电流源153包含晶体管MN5，其源极电连接于接地电压Gnd、漏极电连接于晶体管MN1、MN2的源极；且其栅极持续接收偏压VPB。因偏压VPB持续导通晶体管MN5的缘故，晶体管MN5持续产生总和电流I_mn5。

在电流镜电路171中，晶体管MN3作为提供参考电流(Imn3)的参考源晶体管171a，晶体管MN4则作为对应参考电流(Imn3)而产生镜像电流(Imn4)的镜像晶体管171b。晶体管MN3的漏极与栅极相连，并共同连接至晶体管MN4的栅极。晶体管MN3、MN4的源极均电连接于接地电压Gnd。晶体管MN3的漏极电连接于外接晶体管173a，且晶体管MN4的漏极电连接于外接晶体管173b。

晶体管MP1、MP2分别作为外接晶体管173a、173b使用。晶体管MP1、MP2的源极均电连接于供应电压Vdd。晶体管MP1的漏极电连接于晶体管MP3的漏极；栅极电连接于节点N1。晶体管MP2的漏极电连接于晶体管MP4的漏极；栅极电连接于节点N2。在此附图中，假设晶体管MP1～MP6为PMOS晶体管，以及假设晶体管MN1～MN5为NMOS晶体管。实际应用时，晶体管的种类并不以此实施例为限。

由图4可以看出，耦合模块18包含晶体管MP3～MP6以及开关S1～S8。在本文中，晶体管MP3～MP6的源极均电连接于供应电压Vdd。另，因晶体管MP3～MP6的栅极与漏极的耦合方式可能改变，可将其称为耦合晶体管。请参见表1，其是开关S1～S8的连接方式列表。

表1

接着按照晶体管MP3～MP6的顺序分别说明，随着开关S1～S8的切换，晶体管MP3～MP6与节点N1、N2之间形成的连接关系。请同时参见图4与表1。

晶体管MP3的栅极同时电连接于开关S3、S7。若开关S3导通，晶体管MP3的栅极将电连接于节点N1；若开关S7导通，晶体管MP3的栅极将电连接于节点N2。由于开关S3、S7轮流导通，晶体管MP3的栅极并不会同时连接至节点N1、N2。另，晶体管MP3的漏极直接电连接于节点N1。

晶体管MP4的栅极同时电连接于开关S8、S4。若开关S8导通，晶体管MP4的栅极将电连接于节点N1；若开关S4导通，晶体管MP4的栅极将电连接于节点N2。由于开关S8、S4轮流导通，晶体管MP4的栅极并不会同时连接至节点N1、N2。另，晶体管MP4的漏极直接电连接于节点N2。

晶体管MP5的栅极直接电连接于节点N1。另，晶体管MP5的漏极同时电连接于开关S1、S5。若开关S1导通，晶体管MP5的漏极将电连接于节点N1；若开关S5导通，晶体管MP5的漏极将电连接于节点N2。由于开关S1、S5轮流导通，晶体管MP5的漏极并不会同时连接至节点N1、N2。

晶体管MP6的栅极直接电连接于节点N1。另，晶体管MP6的漏极同时电连接于开关S6、S2。若开关S6导通，晶体管MP6的漏极将电连接于节点N1；若开关S2导通，晶体管MP6的漏极将电连接于节点N2。由于开关S6、S2轮流导通，晶体管MP6的栅极并不会同时连接至节点N1、N2。

根据前述描述，晶体管MP3～MP6的连接方式可分为两种类型：第一种类型为栅极的电连接方式固定，但漏极根据模式不同而改变所连接的节点(即，晶体管MP5、MP6)；第二种类型为漏极的电连接方式固定，但栅极根据模式不同而所连接的节点(即，晶体管MP3、MP4)。在本文中，可根据电流放大率的不同，将晶体管MP5、MP6定义为高电流放大率晶体管，以及，将晶体管MP3、MP4定义为低电流放大率晶体管。并且，将晶体管MP5、MP6的组合定义为高电流放大率电路，将晶体管MP3、MP4的组合定义为低电流放大率电路。

根据本发明构想的实施例，开关S1～S8可分为两个部分，其中一部分(包含开关S1～S4)由控制信号Sct控制，另一部分(包含开关S5～S8)由控制信号Sctn控制。表2为开关S1～S8在何种模式下导通，以及与其对应的控制信号的列表。

表2

如图1所示，输出信号Vo经过反向器11a后产生控制信号Sct，且控制信号Sct经过反向器11b后产生控制信号Sctn。因此，控制信号Sct与输出信号Vo反向，且控制信号Sctn与输出信号Vo同向。

由于输出信号Vo在迟滞模式(Mode1)为低电平，控制信号Sct、Sctn在迟滞模式(Mode1)分别为高电平与低电平。连带的，由控制信号Sct所控制的开关S1～S4将在迟滞模式(Mode1)导通，且由控制信号Sctn所控制的开关S5～S8将在迟滞模式(Mode1)断开。也因此，开关S1将导通节点N1与晶体管MP5的漏极；开关S2将导通节点N2与晶体管MP6的漏极；开关S3将导通节点N1与晶体管MP3的栅极；以及，开关S4将导通节点N2与晶体管MP4的栅极。

另一方面，由于输出信号Vo在高增益模式(Mode2)为高电平，控制信号Sct、Sctn在高增益模式(Mode2)分别为低电平与高为准。连带的，由控制信号Sct所控制的开关S1～S4将在高增益模式(Mode2)断开，且由控制信号Sctn所控制的开关S5～S8将在高增益模式(Mode2)导通。也因此，开关S5将导通节点N2与晶体管MP5的漏极；开关S6将导通节点N1与晶体管MP6的漏极；开关S7将导通N2与晶体管MP3的栅极；以及，开关S8将导通节点N1与晶体管MP4的栅极。

为便于说明，在本文中，针对与各晶体管MN1～MN5、MP1～MP相关的符号，均以下标和小写字母代表。例如，将流经晶体管MP1的电流表示为I_mp1，将晶体管MP6的电流放大率表示为β_mp6；将晶体管MP3的通道宽度表示为W_mp3；以及，将晶体管MP3的通道长度表示为L_mp3等。关于其他与各个晶体管相关的特性的表示方式亦可类推得出，此处不予详述。

请参见图5A，其是比较电路在迟滞模式(Mode1)下，比较电压Vcmp与输出信号Vo的关系的示意图。图5A以线条L1代表比较电路13在迟滞模式(Mode1)的电路行为，即，比较电压Vcmp自0V增加至向上反转电压Vinvu的过程。线条L1相当于比较电压Vcmp虽有小幅变动，但变动范围仍小的情况。比较电路13在迟滞模式(Mode1)需有较佳的抗噪声能力。线条L1进一步包含线段L1a、L1b、L1c，关于这些线段L1a、L1b、L1c的说明，请参见下文。

请参见图5B，其是比较电路在高增益模式(Mode2)下，比较电压Vcmp与输出信号Vo的关系的示意图。图5B以线条L2代表比较电路在高增益模式(Mode2)的电路行为，即，比较电压Vcmp自向上反转电压Vinvu下降至等于向下反转电压Vinvd的过程。线条L2相当于比较电压Vcmp的变化须能实时反应于输出信号Vo的情况，即，比较电路13须能让产生的输出信号Vo迅速反应其输入端的比较电压Vcmp与参考电压Vref的电压差的情况。比较电路13在高增益模式(Mode2)需提供较高的增益。

由图5A可以看出，在迟滞模式(Mode1)时，比较电路13需要维持输出信号Vo的稳定，不希望因为比较电压Vcmp的些微变化使输出信号Vo产生波动。另一方面，由图5B可以看出，在高增益模式(Mode2)时，比较电路13需要输出信号Vo能快速反应在输入端的信号变化。

根据本发明构想的实施例，比较电路13中的耦合模块18具有弹性化的设计。在这种弹性化设计的架构下，可随着迟滞模式(Mode1)与高增益模式(Mode2)的不同，对开关S1～S8进行切换。随着开关S1～S8的切换，晶体管MP3～MP6与节点N1、N2的连接关系也将改变，进而使第一级放大器15、第二级放大器17的配置随着模式的改变而变动。

接着，以图6A、图6B、图7A、图7B说明比较电路13在迟滞模式(Mode1)的操作。请参见图6A，其是以传输闸(transmission gate)实现开关S1～S4的示意图。用于实现开关S1～S4的传输闸包含PMOS晶体管P1与NMOS晶体管N1，其中NMOS晶体管N1的栅极接收控制信号Sct、PMOS晶体管P1的栅极接收控制信号Sctn。

请同时参见图5A与图6A。由图5A可以看出，输出信号Vo在迟滞模式(Mode1)时为低电平。因此，在迟滞模式(Mode1)时，控制信号Sct为高电平且控制信号Sctn为低电平。在此同时，图6A所示的NMOS晶体管N1的栅极为高电平的控制信号Sct，且PMOS晶体管P1的栅极为低电平的控制信号Sctn，故开关S1～S4将导通。

另请参见图5B与图6A，由图5B可以看出，输出信号Vo在高增益模式(Mode2)时为高电平。因此，在高增益模式(Mode2)时，控制信号Sct为低电平且控制信号Sctn为高电平。在此同时，图6A所示的NMOS晶体管N1的栅极为低电平的控制信号Sct，且PMOS晶体管P1的栅极为高电平的控制信号Sctn，故开关S1～S4将断开。

请参见图6B，其是耦合模块的内部电路在迟滞模式(Mode1)时的连接关系。如图4的说明，在迟滞模式(Mode1)时，开关S1～S4为导通；开关S5～S8为断开。为更清楚呈现晶体管之间的连接关系，图6B并未绘式处于断开状态的开关S5～S8。表3进一步汇整晶体管MP3～MP6的端点在迟滞模式(Mode1)时的连接关系。

表3

请同时参见图6B与表3。在迟滞模式(Mode1)时，晶体管MP3的源极电连接于供应电压Vdd、漏极电连接于节点N1，与门极因开关S3导通而电连接于节点N1；晶体管MP4的源极电连接于供应电压Vdd、漏极电连接于节点N2，且栅极因开关S4导通而电连接于节点N2；晶体管MP5的源极电连接于供应电压Vdd、漏极因开关S1导通而电连接于节点N2，且栅极电连接于节点N2；晶体管MP6的源极电连接于供应电压Vdd、漏极因开关S2导通而电连接于节点N2，且栅极电连接于节点N1。

请参见图7A、图7B，其是比较电路在迟滞模式(Mode1)时的电流流向的示意图。比较电路13在迟滞模式(Mode1)时，耦合模块18中的开关S1～S8与晶体管MP3～MP6的连接方式如图6B所示。为便于说明，在图7A、图7B中，已进一步省略图6B中的开关S1～S4，并调整晶体管的位置，使元件之间的连线关系较为简洁。

请同时参见图5A的线段L1a与图7A。图5A的线段L1a对应于比较电压Vmp小于临界电压Vth的情形。首先说明栅极与节点N1相连的晶体管(MP3、MP1、MP6)的状态。此时，晶体管MN1因栅极持续接收参考电压Vref的缘故而导通，产生流经晶体管MN1的电流I_mn1。此时，因为电流I_mn1的缘故，使节点N1的电压降低，进而使晶体管MP3、MP1、MP6导通。

接着说明栅极与节点N2相连的晶体管(MP5、MP4、MP2)的状态。此时，经由晶体管MN2经由栅极所接收的比较电压Vcmp相当小，仍不足以导通晶体管MN2。因此，晶体管MN2处于断开状态。连带的，晶体管MP5、MP4、MP2的栅极也因与节点N2相连而为浮接状态。因此，晶体管MP5、MP4、MP2将断开。

此时，晶体管MP6虽然因栅极接收节点N1的低电压而导通，但因晶体管MP6的漏极连接至处于浮接状态的节点N2，故尚无电流流经晶体管MP6。因此，在图7A中，流经晶体管MN5的总和电流I_mn5全部来自流经晶体管MN1的电流I_mn1。

当比较电压Vcmp逐渐增加至Vcmp＝Vref-Vgs_mn1+Vt_mn2时，晶体管MN2开始导通。据此，可将图7A中的临界电压Vth定义为，Vth＝Vref-Vgs_mn1+Vt_mn2。

请同时参见图5A的线段L1b与图7B。比较电压Vcmp由临界电压Vth增加至接近但仍小于向上反转电压Vinvu。

首先说明栅极与节点N1相连的晶体管(MP3、MP1、MP6)的状态。此时，晶体管MN1因栅极持续接收参考电压Vref的缘故而导通，产生流经晶体管MN1的电流I_mn1。此时，因为电流I_mn1的缘故，使节点N1的电压降低，进而使晶体管MP3、MP1、MP6导通。此时，流经晶体管MN1的电流I_mn1等于流经晶体管MP3的电流I_mp3。

接着说明栅极与节点N2相连的晶体管(MP5、MP4、MP2)的状态。此时，经由晶体管MN2的栅极所接收的比较电压Vcmp已足以导通晶体管MN2。因此，晶体管MN2处于导通状态。此时，流经晶体管MP6的电流I_mp6将使节点N2的电压升高，并使晶体管MP5、MP4、MP2维持断开。此时，流经晶体管MP6的电流I_mp6将进一步流经晶体管MN2，形成电流I_mn2。即，I_mp6＝I_mn2。

因此，在图7B中，流经晶体管MN5的总和电流I_mn5部分来自流经晶体管MN1的电流I_mn1，部分来自流经晶体管MN2的电流I_mn2。且，因为晶体管MP5断开的缘故，流经晶体管MN1的电流I_mn1等于流经晶体管MP3的电流I_mp3(即，I_mn1＝I_mp3)；因为晶体管MP4断开的缘故，流经晶体管MN2的电流I_mn2等于流经晶体管MP6的电流I_mp6(即，I_mn2＝I_mp6)。其中，流经晶体管MP6的电流I_mp6与流经晶体管MP3的电流I_mp3之间的关系，可根据晶体管MP6的电流放大率β_mp6、晶体管MP3的β_mp3表示为，I_mp6＜(β_mp6/β_mp3)*I_mp3。

请同时参见图5A的线段L1c与图7B。当比较电压Vcmp等于向上反转电压Vinvu时，流经晶体管MP6的电流I_mp6进一步增加，且流经晶体管MP3的电流I_mp6与流经晶体管MP6的电流I_mp3的关系为，I_mp6＝(β_mp6/β_mp3)*I_mp3。

与线段L1c对应的电流关系可整理如式(3)～式(6)。

I_mn1＝I_mp3...................................式(3)

I_mn2＝I_mp6....................................式(4)

I_mp6＝(β_mp6/β_mp3)*I_mp3＝[(W_mp6/L_mp6)/(W_mp3/L_mp3)]*I_mp3.....式(5)

I_mn2＝I_mn5-I_mn1...............................式(6)

在图7B中，参考电压Vref可表示为晶体管MN1的栅极与源极的压差(Vgs_mn1)，以及晶体管MN5的漏极与源极之间的压差(Vds_mn5)的总和，如式(7)所示。

Vref＝Vgs_mn1+Vds_mn5..........................式(7)

另一方面，在图7B中，比较电压Vcmp可表示为晶体管MN2的栅极与源极的压差(Vgs_mn2)，以及晶体管MN5的漏极与源极之间的压差(Vds_mn5)的总和，如式(8)所示。

Vcmp＝Vgs_mn2+Vds_mn5.........................式(8)

再者，于向上反转点时，比较电压Vcmp相当于参考电压Vref与迟滞电压Vhys的总和，如式(9)所示。

Vcmp＝Vref+Vhys...........................式(9)

根据式(8)与式(9)，可进一步推导出式(10)。

Vcmp＝Vref+Vhys＝Vgs_mn2+Vds_mn5................式(10)

接着，利用式(10)，可将迟滞电压Vhys表示为，晶体管MN2的栅极与源极之间的压差(Vgs_mn2)，以及晶体管MN1的栅极与源极之间的压差(Vgs_mn1)彼此的差值，如式(11)所示。

Vhys＝Vgs_mn2+Vds_mn5-V_ref

＝Vgs_mn2+Vds_mn5-(Vgs_smn1+Vds_mn5)

＝Vgs_mn2-Vgs_mn1.............................式(11)

根据晶体管的电流公式，流经晶体管MN2的电流I_mn2可根据晶体管MN2的栅极与源极之间的压差Vgs_mn2，以及与晶体管MN2的电流放大率β_mn2而表示为

同样的，流经晶体管MN1的电流I_mn1可根据晶体管MN1的栅极与源极之间的压差Vgs_mn1，以及与晶体管MN1的电流放大率β_mn1而表示为，

根据式(12)、式(13)，可以进一步整理式(11)并将迟滞电压Vhys表示为式(14)。

由式(14)可以看出，比较电路13的迟滞电压Vhys仅与晶体管MN1的电流放大率β_mn1、晶体管MN2的电流放大率β_mn2，流经晶体管MN1的电流I_mn1，以及流经晶体管MN2的电流I_mn2相关。据此，迟滞电压Vhys并不因参考电压Vref的大小所影响。

根据前述说明可以得知，在迟滞模式(Mode1)下，晶体管MP5、MP4、MP2维持断开，晶体管MN1、MP4、MP1、MN3、MN4、MN5维持导通。另，晶体管MN2在比较电压Vcmp小于临界电压Vth(即，Vcmp＜Vth)时为断开，但是当比较电压Vcmp大于或等于临界电压Vth(即，Vcmp≥Vth)时，晶体管MN2将导通。

接着，以图8A、图8B、图9说明比较电路13在高增益模式(Mode2)的操作。请参见图8A，其是以传输闸实现开关S5～S8的示意图。用于实现开关S5～S8的传输闸包含PMOS晶体管P2与NMOS晶体管N2，其中NMOS晶体管N2的栅极接收控制信号Sctn、PMOS晶体管P2的栅极接收控制信号Sct。

请同时参见图5A与图8A。由图5A可以看出，输出信号Vo在迟滞模式(Mode1)时为低电平。因此，在迟滞模式(Mode1)时，控制信号Sct为高电平且控制信号Sctn为低电平。在此同时，图8A所示的NMOS晶体管N2的栅极为低电平的控制信号Sctn，且PMOS晶体管P2的栅极为高电平的控制信号Sct，故开关S5～S8将断开。

另请参见图5B与图8A，由图5B可以看出，输出信号Vo在高增益模式(Mode2)时为高电平。因此，在高增益模式(Mode2)时，控制信号Sct为低电平且控制信号Sctn为高电平。在此同时，图8A所示的NMOS晶体管N2的栅极为高电平的控制信号Sctn，且PMOS晶体管P2的栅极为低电平的控制信号Sct，故开关S5～S8将导通。

请参见图8B，其是耦合模块的内部电路在高增益模式(Mode2)时的连接关系。如前所述，在高增益模式(Mode2)时，开关S1～S4为断开；开关S5～S8为导通。为更清楚呈现晶体管之间的连接关系，图8B并未示出处于断开状态的开关S1～S4。表4进一步汇整晶体管MP3～MP6的端点在高增益模式(Mode2)时的连接关系。

表4

请同时参见图8B与表4。在高增益模式(Mode2)时，晶体管MP3的源极电连接于供应电压Vdd、漏极电连接于节点N1，与门极因开关S7导通而电连接于节点N2；晶体管MP4的源极电连接于供应电压Vdd、漏极电连接于节点N2，且栅极因开关S8导通而电连接于节点N1；晶体管MP5的源极电连接于供应电压Vdd、漏极因开关S5导通而电连接于节点N2，且栅极电连接于节点N2；晶体管MP6的源极电连接于供应电压Vdd、漏极因开关S6导通而电连接于节点N1，且栅极电连接于节点N1。

请参见图9，其是比较电路在高增益模式(Mode2)时的电流流向的示意图。比较电路13在高增益模式(Mode2)时，耦合模块18中的开关S1～S8与晶体管MP3～MP6的连接方式如图6B所示。为便于说明，在图9中，已进一步省略图8B中的开关S5～S8，并调整晶体管的位置，使元件之间的连线关系较为简洁。此时，晶体管MP3、MP4均为导通，并产生流经晶体管MP3的电流I_mp3、流经晶体管MP4的电流I_mp4。

承上所述，在图9中，电流之间具有以下关系。流经晶体管MN1的电流I_mn1为流经晶体管MP3的电流I_mp3与流经晶体管MP6的电流I_mp6的总和(即，I_mn1＝I_mp3+I_mp6)；流经晶体管MN2的电流I_mn2为流经晶体管MP4的电流I_mp4与流经晶体管MP5的电流I_mp5的总和(即，I_mn2＝I_mp4+I_mp5)；以及，流经晶体管MN5的总和电流I_mn5为流经晶体管MN1的电流I_mn1与流经晶体管MN2的电流I_mn2的总和(即，I_mn5＝I_mn1+I_mn2)。

在图9中，晶体管MP5、MP6、MP1、MP2、MN3、MN4，共同形成根据节点N1、N2的电压而产生输出信号Vo的第二级放大器17。由第二级放大器17所提供的第二级增益A_VN2，可以根据晶体管MP2的互导(transconductance)gm_mp2、晶体管MP2的源极和漏极间的电导(电阻倒数)gds_mp2与晶体管MN4的源极和漏极间的电导gds_mn4表示如下。

另，晶体管MN1、MN2、MP3、MP4共同形成根据参考电压Vref与比较电压Vcmp而决定节点N1、N2的电压的第一级放大器15。第一级放大器15所提供的第一级增益A_VN1可以根据晶体管MN2的互导gm_mn2、晶体管MP5的互导gm_mp5、晶体管MP4的互导gm_mp4表示如下。

又，晶体管的互导的比率等于电流放大率的比率，即，因此，式(16)的第一级增益A_VN1可进一步表示为式(17)。

依据式(17)的第一级增益A_VN1，与式(15)的第二级增益A_VN2，可进一步计算比较电路13在高增益模式(Mode2)时的增益A_VN。如式(18)所示，比较电路13在高增益模式(Mode2)时的增益A_VN可表示为第一级增益A_VN1与第二级增益A_VN2的乘积。

由式(18)看出，本公开的比较电路架构相当于，在计算增益A_VN时，额外引进一个增益系数通过选择合适的电流放大率β_mp4、β_mp5，可以增加增益系数C的数值，进而提升增益的效果。例如，若选择电流放大率β_mp4、β_mp5之间的比率(β_mp4/β_mp)为β_mp4/β_mp5＝3/4，则增益系数C＝4。连带的，增益A_VN可进一步增加四倍。

根据图9的说明可以得知，若晶体管MP4的电流放大率β_mp4小于晶体管MP5的电流放大率β_mp5(即，β_mp4＜β_mp5)时，可以提升比较电路13的增益A_VN。即，若在第一级放大器15使用具有较小的电流放大率的晶体管MP3、MP4，以及在第二级放大器17使用具有较大的电流放大率的晶体管MP5、MP6，便可提升比较电路13在高增益模式(Mode2)下的增益A_VN。

请参见表5，其是汇整耦合模块18内的晶体管，因应不同操作模式而改变其端点的连接方式比较表。关于表5的详细内容，已于前文说明，此处不再详述。

表5

请参见图10，其是耦合模块所包含的晶体管的示意图。在图10中，耦合模块18包含开关电路185、高电流放大率电路18a与低电流放大率电路18b。其中，开关电路185包含开关S1～S8；高电流放大率电路18a包含晶体管MP5、MP6；以及，低电流放大率电路18b包含晶体管MP3、MP4。根据本发明构想的实施例，晶体管MP3、MP4、MP5、MP6的电流放大率β_mp3、β_mp4、β_mp5、β_mp6之间，具有以下关系：β_mp6＝β_mp5＞β_mp4＝β_mp3。

在图10中，虚线代表在迟滞模式(Mode1)下的连接关系。因开关S1～S4于迟滞模式(Mode1)下导通的缘故，开关S1～S4亦以虚线方框标示。另一方面，图10以实线代表在高增益模式(Mode2)下的连接关系。因开关S5～S8于高增益模式(Mode2)下导通的缘故，开关S5～S8以实线方框标示。

请同时参见图6B与图10。在迟滞模式(Mode1)下，节点N1经开关S1与晶体管MP5的漏极相连，以及经开关S3与晶体管MP3的栅极相连。另一方面，节点N2经开关S2与晶体管MP6的漏极相连，以及经开关S4与晶体管MP4的栅极相连。

请同时参见图7B与图10。在高增益模式(Mode2)下，节点N1经开关S6与晶体管MP6的漏极相连，以及经开关S8与晶体管MP4的栅极相连。另一方面，节点N2经开关S5与晶体管MP5的漏极相连，以及经开关S7与晶体管MP3的栅极相连。

据此，可进一步归纳，晶体管MP5、MP6的栅极的电连接方式固定，而漏极则根据模式不同而电连接于节点N2、N1中的一者。例如，在迟滞模式(Mode1)下，与节点N1相连的晶体管MP5的漏极，将于高增益模式(Mode2)下，改为与节点N2相连。又如，在迟滞模式(Mode1)下，与节点N2相连的晶体管MP6的漏极，将于高增益模式(Mode2)下，改为与节点N1相连。

另一方面，晶体管MP3、MP4的漏极的电连接方式固定，而栅极则根据模式不同而电连接于节点N2、N1中的一者。例如，在迟滞模式(Mode1)下，与节点N1相连的晶体管MP3的栅极，将于高增益模式(Mode2)下，改为与节点N2相连。又如，在迟滞模式(Mode1)下，与节点N2相连的晶体管MP4的栅极，将于高增益模式(Mode2)下，改为与节点N1相连。

如图3所示，耦合模块18的一部分属于第一级放大器15，另一部分属于第二级放大器17。另，根据图10所示，耦合模块18包含开关电路185、高电流放大率电路18a与低电流放大率电路18b。在本文中，耦合模块18内的元件(开关S1～S8、晶体管MP3～MP6)与第一级放大器15和第二级放大器17之间的对应关系并非固定，而会随着比较电路13所处的操作模式而改变。接着，本文以图11说明在耦合模块18中的元件(开关S1～S8、晶体管MP3～MP6)，与第一级放大器15和第二级放大器17之间的对应关系。

请参见图11，其是依据比较电路所处的模式不同，动态地调整耦合模块内的晶体管的示意图。图11的上方为耦合模块18在迟滞模式(Mode1)下的晶体管配置方式，其中晶体管MP3～MP6的排列方式，相当于图7A、图7B中，经简化后的晶体管的连线关系的相对位置。图11的下方为耦合模块18在高增益模式(Mode2)下的晶体管配置。其中晶体管MP3～MP6的排列方式，相当于图8中，经简化后的晶体管的连线关系的相对位置。

表6汇整高电流放大率电路18a与低电流放大率电路18b如何因应比较电路13的模式不同，使晶体管以彼此跨接方式耦合，或与晶体管MP1、MP2形成外接电流镜的情形。

表6

在迟滞模式(Mode1)下，高电流放大率电路18a中的晶体管MP5、MP6以跨接方式相连。在此同时，低电流放大率电路18b中的晶体管MP3、MP4分别与晶体管MP1、MP2形成外接电流镜21a、21b。因此，在迟滞模式(Mode1)中，高电流放大率电路18a属于第一级放大器15，低电流放大率电路18b属于第二级放大器17。

在高增益模式(Mode2)下，低电流放大率电路18b中的晶体管MP3、MP4以跨接方式相连。在此同时，高电流放大率电路18a中的晶体管MP5、MP6分别与晶体管MP2、MP1形成外接电流镜22b、22a。因此，在高增益模式(Mode2)中，低电流放大率电路18b属于第一级放大器15，高电流放大率电路18a属于第二级放大器17。

由前述说明可以得知，本公开的比较电路13具有对称的电路结构。因此，对电路布局而言，采用本公开架构的比较电路13可减少不匹配的情况。连带的，本公开实施例的比较电路13的架构可在维持相同功耗与面积的同时，兼顾并提高迟滞与增益的效果。

综上所述，本公开于比较电路中设置开关电路。开关电路可以根据比较电路所处的模式不同动态改变晶体管的连接方式。由于开关电路可因应模式的不同改变晶体管的连接关系，比较电路可根据模式的不同，选用相对适当方式设定第一级放大器与第二级放大器的配置。

本发明的比较电路在迟滞模式(Mode1)下，迟滞电压Vhys仅与晶体管MN1、MN2、MP3、MP6的尺寸，以及与流经晶体管MN1的电流I_mn1、流经晶体管MN2的电流I_mn2相关，并不会受到参考电压Vref的大小所影响。此外，本发明的比较电路在高增益模式(Mode2)下，可提供较高的增益。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。