阅读说明：本技术 用于半导体处理的方法 (Method for semiconductor processing ) 是由 林政颐 唐邦泰 于 2018-10-23 设计创作，主要内容包括：本公开涉及用于半导体处理的方法。提供了一种半导体器件及其形成方法。该方法包括在衬底中形成沟槽。沿着沟槽的侧壁和底部形成衬垫层。在衬垫层上方形成富硅层。形成富硅层包括使第一硅前体流入工艺腔室达第一时间间隔,并使第二硅前体和第一氧前体流入工艺腔室达第二时间间隔。第二时间间隔不同于第一时间间隔。该方法还包括在富硅层上方形成介电层。(The present disclosure relates to methods for semiconductor processing. A semiconductor device and a method of forming the same are provided. The method includes forming a trench in a substrate. A liner layer is formed along the sidewalls and bottom of the trench. A silicon-rich layer is formed over the liner layer. Forming the silicon rich layer includes flowing a first silicon precursor into the process chamber for a first time interval and flowing a second silicon precursor and a first oxygen precursor into the process chamber for a second time interval. The second time interval is different from the first time interval. The method also includes forming a dielectric layer over the silicon rich layer.)

用于半导体处理的方法

技术领域

本公开总体涉及用于半导体处理的方法，更具体地，涉及针对半导体器件的介电间隙填充工艺。

背景技术

半导体器件用于各种电子应用(例如，个人计算机、蜂窝电话、数码相机和其他电子设备)中。半导体器件通常通过下述操作来制造：在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各种材料层以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸持续改善各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸减小，出现了应该解决的其他问题。

发明内容

根据本公开的一些实施例，一种用于半导体处理的方法包括：在衬底中形成沟槽；沿着沟槽的侧壁和底部形成衬垫层；在衬垫层上方形成富硅层，其中形成富硅层包括：使第一硅前体流入工艺腔室达第一时间间隔；以及使第二硅前体和第一氧前体流入工艺腔室达第二时间间隔，第二时间间隔不同于第一时间间隔；以及在富硅层上方形成介电层。

根据本公开的一些实施例，一种用于半导体处理的方法包括：图案化衬底以在其中形成沟槽，衬底的在相邻沟槽之间的部分形成半导体条带；以及在沟槽中形成隔离区域，半导体条带的在隔离区域上方延伸的部分形成鳍，其中形成隔离区域包括：在沟槽中共形地形成第一衬垫层；在第一衬垫层上方形成第一富硅层，其中形成第一富硅层包括：使第一硅前体流入工艺腔室达第一数目的循环；以及使第二硅前体和第一氧前体流入工艺腔室达第二数目的循环，循环的第二数目不同于循环的第一数目；以及在第一富硅层上方形成第一介电层。

根据本公开的一些实施例，一种用于半导体处理的方法包括：在衬底中形成隔离区域，衬底的在相邻隔离区域之间和之上延伸的部分形成鳍；沿着鳍的侧壁和顶表面形成牺牲栅极；沿着牺牲栅极的侧壁和在牺牲栅极的顶表面上方形成第一衬垫层；在第一衬垫层上方形成第一富硅层，其中形成第一富硅层包括：使第一硅前体流入工艺腔室达第一数目的循环；以及使第二硅前体和第一氧前体流入工艺腔室达第二数目的循环，循环的第二数目不同于循环的第一数目；以及在第一富硅层上方形成第一介电层。

附图说明

在结合附图阅读下面的

具体实施方式

时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的鳍式场效应晶体管(“FinFET”)器件的透视图。

图2A-图6A是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图7是示出了根据一些实施例的介电间隙填充工艺的流程图。

图8是示出了根据一些实施例的介电间隙填充工艺的流程图。

图9是示出了根据一些实施例的介电间隙填充工艺的流程图。

图10是示出了根据一些实施例的介电间隙填充工艺的流程图。

图11示出了根据一些实施例的前体的结构式。

图12A和图13A是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图14A和图14B是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图15A、图15B和图15C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图16A、图16B和图16C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图17A、图17B和图17C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图18A、图18B和图18C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图19A、图19B和图19C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图20是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图21A、图21B和图21C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图22A、图22B和图22C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图23A、图23B和图23C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图24A、图24B和图24C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图25A、图25B和图25C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。

图26A、图26B和图26C是根据一些实施例的FinFET器件的截面图。

图27A、图27B和图27C是根据一些实施例的FinFET器件的截面图。

图28是示出了根据一些实施例的形成FinFET器件的方法的流程图。

具体实施方式

下面的公开内容提供了用于实施本发明实施例的不同特征的许多不同实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可能在各个示例中重复了参考标号和/或字母。这种重复是为了简化和清楚的目的，并且其本身并不要求所讨论的各个实施例和/或配置之间存在关系。

此外，为了便于描述，在本文中可以使用诸如“在…之下”、“在…下面”、“下方”、“在…上面”、“上方”之类的空间相关术语来描述如附图中所示的一个元件或特征与另外(一个或多个)元件或特征的关系。空间相关术语意图包括除附图中所描绘的方向之外器件在使用或操作中的不同方向。装置可以以其它方式定向(旋转90度或处于其他方向)，并且本文中所使用的空间相关描述符同样可以被相应地解释。

将关于特定上下文(即针对半导体器件的介电间隙填充工艺)来描述实施例。在一些实施例中，介电间隙填充工艺可用于形成半导体器件的隔离区域。在其他实施例中，介电间隙填充工艺可用于在半导体器件上方形成层间介电层。在一些实施例中，介电间隙填充工艺包括在用介电材料填充沟槽或凹槽之前在沟槽或凹槽中形成前体浸泡层。在其他实施例中，介电间隙填充工艺还包括执行紫外线/氧处理，然后进行热处理。本文提出的各种实施例允许在介电层的接缝区域附近形成具有改善的膜质量的介电层，并且允许减少或避免衬底的氧化。各种实施例还允许避免高温和长时间的退火工艺，并因此提高每小时晶片(WPH)产量并降低生产成本。在使用后栅极工艺形成的FinFET器件的上下文中讨论本文呈现的各种实施例。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在平面晶体管器件、多栅极晶体管器件、2D晶体管器件、栅极全围晶体管器件、纳米线晶体管器件等中使用的方面。

图1以三维视图示出了鳍式场效应晶体管(FinFET)器件100的示例。FinFET器件100包括在衬底101上的鳍105。衬底101包括隔离区域103，并且鳍105在相邻的隔离区域103之上和之间突出。栅极电介质107沿着鳍105的侧壁并且在鳍105的顶表面上方，并且栅极电极109位于栅极电介质107上方。源极/漏极区域111和113相对于栅极电介质107和栅极电极109设置在鳍105的相对侧。图1中示出的FinFET器件100仅被提供用于说明性目的，而不意味着限制本公开的范围。因此，许多变化是可能的，例如外延源极/漏极区域、多个鳍、多层鳍等。

图2A-图6A、图12A-图19A、图21A-图25A、图14B-图19B、图21B-图25B和图15C-图25C是根据一些实施例的FinFET器件200的制造中的中间阶段的截面图。在图2A-图6A、图12A-图19A、图21A-图25A、图14B-图19B、图21B-图25B和图15C-图25C中，以“A”标记结尾的附图沿着图1中所示的参考横截面A-A示出(除多个FinFET和每个FinFET有多个鳍之外)；以“B”标记结尾的附图沿着图1中所示的参考横截面B-B示出；以“C”标记结尾的附图沿着图1中所示的横截面C-C示出。

图2A示出了衬底201。衬底201可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。衬底201可以是晶片，例如硅晶片。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底201的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；其组合；等等。

衬底201还可以包括集成电路器件(未示出)。如本领域普通技术人员将认识到的，可以在衬底201中和/或上形成各种各样的集成电路器件，例如晶体管、二极管、电容器、电阻器等、或其组合，以产生针对FinFET器件200的设计的结构和功能要求。可以使用任何合适的方法形成集成电路器件。

在一些实施例中，可以在衬底201中形成合适的阱(未示出)。在FinFET器件200是n型器件的一些实施例中，阱是p阱。在FinFET器件200是p型器件的一些实施例中，阱是n阱。在其他实施例中，p阱和n阱两者都形成在衬底201中。在一些实施例中，将p型杂质注入到衬底201中以形成p阱。p型杂质可以是硼、BF₂等，并且可以被注入至约10¹⁷cm^-3至约10²²cm^-3的范围内的浓度。在一些实施例中，将n型杂质注入到衬底201中以形成n阱。n型杂质可以是磷、砷等，并且可以被注入至约10¹⁷cm^-3至约10¹⁸cm^-3的范围内的浓度。在注入合适的杂质之后，可以在衬底上执行退火工艺以激活注入的p型和n型杂质。

图2A进一步示出了在衬底201上方形成掩模203。在一些实施例中，掩模203可用于随后的蚀刻步骤中以图案化衬底201(参见图3A)。在一些实施例中，掩模203可以包括一个或多个掩模层。如图2A所示，在一些实施例中，掩模203可以包括第一掩模层203A和在第一掩模层203A上方的第二掩模层203B。第一掩模层203A可以是硬掩模层，可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其组合等，并且可以使用任何合适的工艺(例如，热氧化、热氮化、原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、其组合等)形成。第一掩模层203A可用于在随后的蚀刻步骤中防止或最小化第一掩模层203A下面的衬底201的蚀刻(参见图3A)。第二掩模层203B可以包括光致抗蚀剂，并且在一些实施例中，可以用于图案化第一掩模层203A以用于随后的蚀刻步骤。可以使用旋涂技术形成第二掩模层203B，并且可以使用可接受的光刻技术将第二掩模层203B图案化。在一些实施例中，掩模203可以包括三个或更多个掩模层。

图3A示出了衬底201中半导体条带303的形成。首先，掩模层203A和203B被图案化，其中掩模层203A和203B中的开口暴露衬底201的将形成沟槽301的区域。接下来，执行蚀刻工艺，其中蚀刻工艺通过掩模203中的开口在衬底201中创建沟槽301。衬底201的在图案化掩模203下面的剩余部分形成多个半导体条带303。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、其组合等。蚀刻工艺可以是各向异性的。在一些实施例中，在形成半导体条带303之后，可以通过任何合适的工艺去除掩模203的任何剩余部分。在其他实施例中，掩模203的一些部分(例如，第一掩模层203A)可以保留在半导体条带303上。在一些实施例中，半导体条带303可以具有在约45nm与约55nm之间的高度H₁。在一些实施例中，半导体条带303可以具有在约5nm与约10nm之间的宽度W₁。

图4A-图6A示出了用于在沟槽301中形成一种或多种介电材料的介电间隙填充工艺。图4A示出了在沟槽301的侧壁和底表面上形成共形衬垫层401。图5A示出了在衬垫层401上方形成前体浸泡层501。图6A示出了在沟槽301中形成介电层601。下面参考图7-图11提供介电间隙填充工艺的细节。

图7是示出了根据一些实施例的介电间隙填充工艺700的流程图。参考图4A和图7，在步骤701中，衬垫层401形成在沟槽301的侧壁和底表面上。在一些实施例中，衬垫层401可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如，硅)氧氮化物、聚合物、其组合等。衬垫层401的形成可以包括任何合适的方法，例如ALD、CVD、高密度等离子体化学气相沉积(HDP-CVD)、PVD、其组合等。在衬垫层401包括氮化硅的实施例中，衬垫层401通过使用诸如DCS(SiCl₂H₂)、四氯化硅、其组合等的前体的ALD工艺形成。在衬垫层401包括氧化硅的实施例中，衬垫层401通过使用诸如LTO520、SAM24、3DMAS、其组合等的前体的ALD工艺形成。在一些实施例中，衬垫层401具有在约

与约

之间的厚度，例如约

参考图5A和图7，在步骤703中，在衬垫层401上方形成前体浸泡层501。在一些实施例中，前体浸泡层501可以包括氧化物，例如氧化硅等。前体浸泡层501的形成可以包括任何合适的方法，例如ALD、CVD、HDP-CVD、其组合等。在前体浸泡层501包括使用ALD形成的氧化硅的一些实施例中，前体浸泡层501的形成可以包括步骤707和709。在一些实施例中，包括图4A的结构的衬底201放置在工艺腔室内的支撑结构(例如，卡盘)上。支撑结构可以被配置为在前体浸泡层501的形成期间旋转衬底201，其中衬底201的一次完整旋转是沉积工艺的一个循环。在一些实施例中，每个循环的持续时间在约6秒与约60秒之间。

在步骤707中，在将衬底201放置在工艺腔室内之后，使第一硅前体流入工艺腔室。第一硅前体可以包括LTO520、SAM24、3DMAS、其组合等。图11示出了LTO520的结构式1101，其中R可以包括C₁-C₅烷基、C₂-C₅链烯基、C₂-C₂₀炔基等。图11进一步示出了3DMAS的结构式1103和SAM24的结构式1105。在一些实施例中，使第一硅前体流入工艺腔室达N1次循环。在一些实施例中，第一硅前体具有在约50sccm与约100sccm之间的流速。在一些实施例中，使第一硅前体流入工艺腔室达在约60秒与约90秒之间的持续时间。在一些实施例中，N1在1与5之间，例如为5。

在步骤709中，可以使第二硅前体和第一氧前体流入工艺腔室达N2次循环。第二硅前体可以选自与上面关于步骤707描述的第一硅前体相同的候选化学物质，并且在此不再重复描述。在一些实施例中，第一硅前体和第二硅前体可以包括相同的化学物质。在其他实施例中，第一硅前体和第二硅前体可以包括不同的化学物质。在一些实施例中，第一氧前体可以包括O₂、O₃、其组合等。在第一氧前体是O₃的一些实施例中，第一氧前体可以具有在约50g/m³与约400g/m³之间的密度，例如约300g/m³。在一些实施例中，第二硅前体具有在约10sccm与约300sccm之间的流速。在一些实施例中，第一氧前体具有在约10sccm与约100sccm之间的流速。在一些实施例中，使第二硅前体和第一氧前体流入工艺腔室达在约6秒与约120秒之间的持续时间。在一些实施例中，N2在1与20之间，例如为5。在一些实施例中，N2可以不同于N1。

在一些实施例中，可以改变循环次数N1和N2以调节前体浸泡层501中的硅含量。在一些实施例中，前体浸泡层501是硅含量在约30原子％与约40原子％之间的富硅层。在一些实施例中，可以进一步改变循环次数N1和N2以调节前体浸泡层501的厚度。在一些实施例中，前体浸泡层501可以具有在约

与约

之间的厚度。

参考图6A和图7，在步骤705中，在形成前体浸泡层501之后，在沟槽301(参见图5A)中形成介电层601。介电层601可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、其组合等，并且可以通过ALD、CVD、HDP-CVD、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转换成另一种材料，例如氧化物)、其组合等形成。也可以使用通过任何可接受的工艺形成的其他绝缘材料。在介电层601包括使用ALD形成的氧化硅的一些实施例中，使第三硅前体和第二氧前体流入工艺腔室达Nd次循环。第三硅前体可以选自与上面关于步骤707描述的第一硅前体相同的候选化学物质，并且在此不再重复描述。在一些实施例中，第一硅前体、第二硅前体和第三硅前体可以包括相同的化学物质。在其他实施例中，第三硅前体与第一硅前体和第二硅前体中的至少一者可以包括不同的化学物质。第二氧前体可以选自与上面关于步骤709描述的第一氧前体相同的候选化学物质，并且在此不再重复描述。在一些实施例中，第一氧前体和第二氧前体可以包括相同的化学物质。在其他实施例中，第一氧前体和第二氧前体可以包括不同的化学物质。

在一些实施例中，用于形成介电层601的沉积工艺可以是等离子体辅助工艺或等离子体增强工艺。在这样的实施例中，除了第三硅前体和第二氧前体之外，还使含氧等离子体(例如，O₂等离子体)流入工艺腔室。用于产生含氧等离子体的射频(RF)功率可以在约2KW与约3KW之间。在一些实施例中，第三硅前体具有在约10sccm与约300sccm之间的流速。在一些实施例中，第二氧前体具有在约10sccm与约100sccm之间的流速。在一些实施例中，含氧等离子体具有在约10sccm与约100sccm之间的流速。在一些实施例中，使第三硅前体和第二氧前体流入工艺腔室达在约6秒与约120秒之间的持续时间。在一些实施例中，Nd在1与20之间，例如为5。

进一步参考图6A，由于沉积工艺特性，介电层601可以包括每个沟槽301(参见图5A)内的接缝603。在一些实施例中，接缝603附近的介电层601的区域可以比介电层601的其余区域弱。例如，接缝603附近的介电层601的区域可以具有比介电层601的其余区域更高的蚀刻速率，并且在介电层601上执行后续的工艺(例如，抛光工艺、蚀刻工艺等)期间和/或之后，可能在接缝603附近形成空隙。通过在形成介电层601之前形成前体浸泡层501，可以增强接缝603附近的介电层601的区域，并且可以减少或避免在介电层601中形成空隙。在前体浸泡层501和介电层601包括相同材料的一些实施例中，前体浸泡层501和介电层601之间的界面可能是不可检测的。

图8是示出了根据一些实施例的介电间隙填充工艺800的流程图。参考图4A和图8，在步骤801中，在沟槽301的侧壁和底表面上形成衬垫层401。在一些实施例中，步骤801类似于上面参考图7描述的步骤701，并且在此不再重复描述。

参考图5A和图8，在步骤803中，在衬垫层401上方形成前体浸泡层501。在前体浸泡层501包括使用ALD形成的氧化硅的一些实施例中，前体浸泡层的形成501可以包括一个或多个沉积环，其中每个沉积环包括步骤807、809、811和813。在一些实施例中，步骤803可以包括N7个沉积环。在一些实施例中，N7在约1与约5之间。在一些实施例中，包括图4A的结构的衬底201放置在工艺腔室内的支撑结构(例如，卡盘)上。

在步骤807中，在将衬底201放置在工艺腔室内之后，使第一硅前体流入工艺腔室。第一硅前体可以包括LTO520、SAM24、3DMAS、其组合等。在一些实施例中，使第一硅前体流入工艺腔室达N3次循环。在一些实施例中，第一硅前体具有在约50sccm与约在100sccm之间的流速。在一些实施例中，使第一硅前体流入工艺腔室达在约60秒与约90秒之间的持续时间。在一些实施例中，N3在1与20之间，例如为5。

在步骤809中，可以使第二硅前体和第一氧前体流入工艺腔室达N4次循环。第二硅前体可以选自与上面关于步骤807描述的第一硅前体相同的候选化学物质，并且在此不再重复描述。在一些实施例中，第一硅前体和第二硅前体可以包括相同的化学物质。在其他实施例中，第一硅前体和第二硅前体可以包括不同的化学物质。在一些实施例中，第一氧前体可以包括O2、O3、其组合等。在第一氧前体是O₃的一些实施例中，第一氧前体可以具有在约100g/m³与约300g/m³之间的密度，例如约300g/m³。在一些实施例中，第二硅前体为具有在约50sccm与约300sccm之间的流速。在一些实施例中，第一氧前体具有在约10sccm与约100sccm之间的流速。在一些实施例中，使第二硅前体和第一氧前体流入工艺腔室达在约6秒与约60秒之间的持续时间。在一些实施例中，N4在1与20之间，例如为5。在一些实施例中，N4可以不同于N3。

在步骤811中，使第三硅前体流入工艺腔室达N5次循环。第三硅前体可以选自与上面关于步骤807描述的第一硅前体相同的候选化学物质，并且在此不再重复描述。在一些实施例中，第一硅前体、第二硅前体和第三硅前体可以包括相同的化学物质。在其他实施例中，第三硅前体与第一硅前体和第二硅前体中的至少一者可以包括不同的化学物质。在一些实施例中，第三硅前体具有在约50sccm与约100sccm之间的流速。在一些实施例中，使第三硅前体流入工艺腔室达在约12秒与约24秒之间的持续时间。在一些实施例中，N5在1与5之间，例如为2。在一些实施例中，N5可以不同于N3和N4中的至少一者。

在步骤813中，可以使第四硅前体和第二氧前体流入工艺腔室达N6次循环。第四硅前体可以选自与上面关于步骤807描述的第一硅前体相同的候选化学物质，并且在此不再重复描述。在一些实施例中，第一硅前体、第二硅前体、第三硅前体和第四硅前体可以包括相同的化学物质。在其他实施例中，第四硅前体与第一硅前体、第二硅前体和第三硅前体中的至少一者可以包括不同的化学物质。第二氧前体可以选自与上面关于步骤809描述的第一氧前体相同的候选化学物质，并且在此不再重复描述。在一些实施例中，第一氧前体和第二氧前体可以包括相同的化学物质。在其他实施例中，第一氧前体和第二氧前体可以包括不同的化学物质。在第二氧前体是O₃的一些实施例中，第二氧前体可以具有在约100g/m³与约300g/m³之间的密度，例如约300g/m³。在一些实施例中，第四硅前体具有在约10sccm与约300sccm之间的流速。在一些实施例中，第二氧前体具有在约10sccm与约100sccm之间的流速。在一些实施例中，使第四硅前体和第二氧前体流入工艺腔室达在约6秒与约120秒之间的持续时间。在一些实施例中，N6在1与5之间，例如为3。在一些实施例中，N6可以不同于N3、N4和N5中的至少一者。

在一些实施例中，可以改变循环次数N3、N4、N5、N6和N7以调节前体浸泡层501中的硅含量。在一些实施例中，前体浸泡层501是硅含量在约30原子％与约40原子％之间的富硅层。在一些实施例中，可以进一步改变循环次数N3、N4、N5、N6和N7以调节前体浸泡层501的厚度。在一些实施例中，前体浸泡层501可以具有在约

与约

之间的厚度。在一些实施例中，在介电间隙填充工艺800的步骤803中形成的前体浸泡层501可以比在介电间隙填充工艺700(参见图7)的步骤703中形成的前体浸泡层501更厚。通过增加前体浸泡层501的厚度，可以防止或减少衬底201的氧化。

参考图6A和图7，在步骤805中，在形成前体浸泡层501之后，在沟槽301(参见图5A)中形成介电层601。在一些实施例中，步骤805可以类似于上面参考图7描述的介电间隙填充工艺700的步骤705，并且在此不再重复描述。

图9是示出了根据一些实施例的介电间隙填充工艺900的流程图。参考图9和图6A，在执行上面参考图7所示的介电间隙填充工艺700之后，介电间隙填充工艺900继续到步骤901，其中在介电层601上执行紫外线/氧处理。在一些实施例中，紫外线/氧处理包括使介电层601在氧环境中经受紫外线(UV)辐射。在一些实施例中，UV辐射的强度在约15mW/cm²与约25mW/cm²之间。在一些实施例中，氧环境可以包括分子氧气(O₂)等。在一些实施例中，UV辐射破坏介电层601的接缝603附近的弱键(例如，Si-H键)和前体副产物，而氧环境提供氧源以在介电层601的接缝603附近形成更强的键(例如，Si-O键)。

在步骤903中，在执行紫外线/氧处理之后，在介电层601上执行热处理。在一些实施例中，热处理可以是干热处理、湿热处理、其组合等。在热处理是干热处理的一些实施例中，可以在约400℃与约700℃之间的温度下执行热处理达在约1小时与约2小时之间的持续时间。在热处理是湿热处理的一些实施例中，可以在约400℃与约700℃之间的温度下执行热处理达在约1小时与约2小时之间的持续时间。此外，在热处理是湿热处理的一些实施例中，热处理在包括水(H₂O)蒸气的环境中执行。在一些实施例中，水蒸气可以具有在约600mmHg与约1200mmHg之间的压力。在一些实施例中，热处理使介电层601致密化并促进在介电层601的接缝603处形成强键(例如，Si-O键)。

图10是说示出了根据一些实施例的介电间隙填充工艺1000的流程图。参考图10和图6A，在执行上面参考图8所示的介电间隙填充工艺800之后，介电间隙填充工艺1000继续到步骤1001，其中在介电层601上执行紫外线/氧处理。在一些实施例中，步骤1001类似于上面参考图9描述的介电间隙填充工艺900的步骤901，并且在此不再重复描述。在步骤1003中，在执行紫外线/氧处理之后，在介电层601上执行热处理。在一些实施例中，步骤1003类似于上面参考图9描述的介电间隙填充工艺900的步骤903，并且在此不再重复描述。

参考图12A，诸如化学机械抛光(CMP)之类的平坦化工艺可以去除介电层601、前体浸泡层501和衬垫层401的任何多余部分，使得介电层601的顶部表面和半导体条带303的顶表面是共面的。在一些实施例中，在形成半导体条带303之后掩模203(参见图6A)的一些部分保留在半导体条带303上，平坦化工艺还可以去除掩模203的剩余部分。

图13A示出了介电层601、前体浸泡层501和衬垫层401的凹陷，使得介电层601、前体浸泡层501和衬垫层401的剩余部分形成隔离区域1301。隔离区域1301还可以称为浅沟槽隔离(STI)区域。介电层601、前体浸泡层501和衬垫层401凹陷，使得鳍1303从相邻的隔离区域1301之间突出。此外，隔离区域1301的顶表面可以具有如图所示的平坦表面、凸表面、凹面(例如，凹陷)或其组合。隔离区域1301的顶表面可以通过合适的蚀刻形成为平坦的、凸出的和/或凹入的。可以使用一种或多种可接受的蚀刻工艺来凹陷介电层601、前体浸泡层501和衬垫层401。

本领域普通技术人员将容易理解，关于图2A-图6A、图12A和图13A描述的过程仅是如何形成鳍1303的一个示例。在其他实施例中，可以在衬底201的顶表面上方形成介电层；可以通过介电层蚀刻沟槽；同质外延结构可以在沟槽中外延生长；并且介电层可以是凹陷的，使得同质外延结构从介电层突出以形成鳍。在其他实施例中，异质外延结构可以用于鳍。例如，图12A中的半导体条带303可以是凹陷的，并且可以在它们的位置外延生长与半导体条带303不同的一种或多种材料。在更进一步的实施例中，可以在衬底201的顶表面上方形成介电层；可以通过介电层蚀刻沟槽；可以使用与衬底201不同的一种或多种材料在沟槽中外延生长异质外延结构；并且介电层可以是凹陷的，使得异质外延结构从介电层突出以形成鳍1303。

在外延生长同质外延或异质外延结构的一些实施例中，可以在生长期间原位掺杂生长的材料。在其他实施例中，可以在外延生长同质外延或异质外延结构之后使用例如离子注入来掺杂同质外延或异质外延结构。在各种实施例中，鳍1303可以包括硅锗(Si_xGe_1-x，其中x可以在约0与1之间)、碳化硅、纯或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等。例如，用于形成III-V化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。

参考图14A和图14B，在鳍1303的侧壁和顶表面上形成介电层1401。在一些实施例中，介电层1401还可以在隔离区域1301上方形成。在其他实施例中，隔离区域1301的顶表面可以没有介电层1401。介电层1401可以包括氧化物，例如氧化硅等，并且可以根据可接受的技术来沉积(使用例如ALD、CVD、PVD、其组合等)或热生长(例如，使用热氧化等)。在介电层1401上方形成栅极电极层1403，并且在栅极电极层1403上方形成掩模1405。在一些实施例中，可以在介电层1401上方沉积栅极电极层1403，然后使用例如CMP工艺来平坦化。掩模1405可以在栅极电极层1403上方沉积。栅极电极层1403可以由例如多晶硅制成，但是还可以使用相对隔离区域1301的材料具有高蚀刻选择性的其他材料。掩模1405可以包括下述项中的一层或多层：例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其组合等，并且可以使用任何合适的工艺(例如，热氧化、热氮化、ALD、PVD、CVD、其组合等)形成。

参考图15A、图15B和图15C，可以使用可接受的光刻和蚀刻技术将掩模1405(参见图14A和图14B)图案化以形成图案化掩模1501。图案化掩模1501的图案通过可接受的蚀刻技术被转移到栅极电极层1403以形成栅极1503。栅极1503覆盖鳍1303的各个沟道区域(参见图15B)，同时暴露鳍1303的源极/漏极区域(参见图15B和图15C)。在工艺变化范围内，栅极1503还可以具有基本垂直于各个鳍1303的长度方向的长度方向(参见图15A)。栅极1503的尺寸和栅极1503之间的间距可以取决于其中形成栅极1503的管芯的区域。在一些实施例中，相比于在位于例如管芯的逻辑区域(例如，其中布置逻辑电路)时，栅极1503在位于例如管芯的输入/输出区域(例如，其中布置输入/输出电路)时可以具有更大的尺寸和更大的间距。如下面更详细地描述的，栅极1503是牺牲栅极并且随后由替换栅极代替。因此，栅极1503还可以称为牺牲栅极。

进一步参考图15A、图15B和图15C，可以在衬底201中形成轻掺杂源极/漏极(LDD)区域1505。类似于上面参考图2A所讨论的注入工艺，将合适的杂质注入到鳍1303中以形成LDD区域1505。在FinFET器件200是p型器件的一些实施例中，将p型杂质注入到鳍1303中以形成p型LDD区域1505。在FinFET器件200是n型器件的一些实施例中，将n型杂质注入到鳍1303中以形成n型LDD区域1505。在LDD区域1505的注入期间，栅极1503和图案化掩模1501可以用作掩模以防止(或至少减少)掺杂剂注入到鳍1303的沟道区域中。因此，LDD区域1505可以基本上形成在鳍1303的源极/漏极区域中。n型杂质可以是之前讨论的任何n型杂质，并且p型杂质可以是之前讨论的任何p型杂质。LDD区域1505可以具有在约10²⁰cm^-3至约10²¹cm^-3之间的杂质浓度。在注入工艺之后，可以执行退火工艺以激活注入的杂质。

图16A-图16C和图17A-图17C示出了根据一些实施例的在栅极1503的侧壁和鳍1303的侧壁上形成间隔物1701。首先参考图16A、图16B和图16C，在栅极1503、图案化掩模1501和介电层1401的暴露表面上覆盖形成介电层1601。在一些实施例中，介电层1601可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、氮氧化硅(SiOCN)、其组合等，并且可以使用CVD、ALD、其组合等形成。

接下来参考图17A、图17B和图17C，去除介电层1601的水平部分，使得介电层1601的剩余垂直部分在栅极1503的侧壁和鳍的1303侧壁上形成间隔物1701。在一些实施例中，可以使用合适的蚀刻工艺(例如，各向异性干蚀刻工艺)去除介电层1601的水平部分。

参考图18A、图18B和图18C，在形成间隔物1701之后，在鳍1303上执行图案化工艺以在鳍1303的源极/漏极区域中形成凹槽1801。在一些实施例中，图案化工艺可以包括合适的各向异性干蚀刻工艺，同时使用图案化掩模1501、栅极1503、间隔物1701和/或隔离区域1301作为组合掩模。合适的各向异性干蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、其组合等。在一些实施例中，可以在图案化工艺期间去除介电层1401的在隔离区域1301上方的部分。

参考图19A、图19B和图19C，在凹槽1801(参见图18B和图18C)中形成外延源极/漏极区域1901。在一些实施例中，外延源极/漏极区域1901使用金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、其组合等在凹槽1801中外延生长。在FinFET器件200是n型器件并且鳍1303由硅形成的一些实施例中，外延源极/漏极区域1901可以包括硅、SiC、SiCP、SiP等。在FinFET器件200是p型器件并且鳍1303由硅形成的一些实施例中，外延源极/漏极区域1901可以包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域1901可以具有从鳍1303的相应表面凸起的表面，并且可以具有小平面。在一些实施例中，外延源极/漏极区域1901可以延伸超过鳍1303并进入半导体条带303。在一些实施例中，外延源极/漏极区域1901的材料可以注入合适的掺杂剂。在一些实施例中，注入工艺类似于如上面参考图15A、图15B和图15C描述的用于形成LLD区域1505的工艺，并且在此不再重复描述。在其他实施例中，外延源极/漏极区域1901的材料可以在生长期间原位掺杂。

进一步参考图19A、图19B和图19C，在所示实施例中，每个外延源极/漏极区域1901与其他外延源极/漏极区域1901物理分离。在其他实施例中，相邻的外延源极/漏极区域1901年可以被合并。在图20中描绘了这样的实施例，其中相邻的外延源极/漏极区域1901被合并以形成公共外延源极/漏极区域1901。

参考图21A、图21B和图21C，执行介电间隙填充工艺以用一种或多种介电材料填充相邻栅极1503之间的间隙和相邻外延源极/漏极区域1901之间的间隙。介电间隙填充工艺包括在栅极1503和外延源极/漏极区域1901上方形成共形衬垫层2101，在衬垫层2101上方形成前体浸泡层2103，并且在前体浸泡层2103上方形成介电层2105。在一些实施例中，可以使用与上面参考图4A描述的衬垫层401类似的材料和方法形成衬垫层2101，并且在此不再重复描述。在一些实施例中，可以使用与上面参考图5A描述的前体浸泡层501类似的材料和方法形成前体浸泡层2103，并且在此不再重复描述。在一些实施例中，介电层2105由介电材料(例如，氧化硅、SiOC、ZrO₂、HfO₂、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、低k介电材料、极低k介电材料、高k介电材料、其组合等)形成，并且可以通过任何合适的方法(例如，ALD、CVD、PECVD、旋涂玻璃工艺、其组合等)沉积。介电层2105还可以称为层间介电(ILD)层。在一些实施例中，衬垫层2101用作蚀刻停止层，同时图案化介电层2105以形成用于随后形成的接触插塞的开口。因此，可以选择用于衬垫层2101的材料，使得衬垫层2101的材料具有比介电层2105的材料更低的蚀刻速率。

在一些实施例中，用于形成衬垫层2101、前体浸泡层2103和介电层2105的介电间隙填充工艺可以包括上面参考图7描述的介电间隙填充工艺700，并且在此不再重复描述。在其他实施例中，用于形成衬垫层2101、前体浸泡层2103和介电层2105的介电间隙填充工艺可以包括上面参考图8描述的介电间隙填充工艺800，并且在此不再重复描述。在其他实施例中，用于形成衬垫层2101、前体浸泡层2103和介电层2105的介电间隙填充工艺可以包括上面参考图9描述的介电间隙填充工艺900，并且在此不再重复描述。在其他实施例中，用于形成衬垫层2101、前体浸泡层2103和介电层2105的介电间隙填充工艺可以包括上面参考图10描述的介电间隙填充工艺1000，并且在此不再重复描述。在一些实施例中，可以执行平坦化工艺(例如，CMP工艺)，以使介电层2105的顶表面与图案化掩模1501的顶表面齐平。

参考图22A、图22B和图22C，去除栅极1503(参见图21A和图21B)以形成凹槽2201。在一些实施例中，可以使用一种或多种合适的蚀刻工艺来去除栅极1503。每个凹槽2201暴露相应鳍1303的沟道区域。在一些实施例中，当蚀刻栅极1503时，介电层1401可以用作蚀刻停止层。在一些实施例中，在去除栅极1503的栅极电极层1403之后，还可以去除介电层1401的暴露部分。在一些实施例中，介电层1401的暴露部分可以保留在凹槽2201中。

参考图23A、图23B和图23C，在凹槽2201(参见图22A和图22B)中形成栅极介电层2301和栅极电极层2303。在一些实施例中，栅极介电层2301共形地沉积在凹槽2201中。在一些实施例中，栅极介电层2301包括氧化硅、氮化硅、或其多层。在其他实施例中，栅极介电层2301包括高k介电材料，并且在这些实施例中，栅极介电层2301可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电层2301的形成方法可以包括分子束沉积(MBD)、ALD、PECVD、其组合等。

进一步参考图23A、图23B和图23C，在形成凹槽2201时没有去除介电层1401的在鳍1303的沟道区域上方的部分的一些实施例(参见图22A和22B)中，介电层1401的在鳍1303的沟道区域上方的部分可以用作栅极介电层2301和鳍1303的沟道区域之间的界面层。在形成凹槽2201时去除介电层1401的在鳍1303的沟道区域上方的部分的一些实施例中，可以在形成栅极介电层2301之前在鳍1303的沟道区域上方形成一个或多个界面层，并且在一个或多个界面层上方形成栅极介电层2301。界面层有助于从下面的半导体材料缓冲随后形成的高k介电层。在一些实施例中，界面层包含化学氧化硅，其可以由化学反应形成。例如，可以使用去离子水+臭氧(O₃)、NH₄OH+H₂O₂+H₂O(APM)或其他方法形成化学氧化物。其他实施例可以使用不同的材料或工艺(例如，热氧化或沉积工艺)来形成界面层。

接下来，栅极电极层2303沉积在栅极介电层2301上方并填充凹槽2201的剩余部分(参见图22A和图22B)。在一些实施例中，栅极电极层2303可以包括一层或多层合适的导电材料。栅极电极层2303可以包括从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、Zr、及其组合的组中选择的金属。在一些实施例中，栅极电极层2303可以包括从TiN、WN、TaN、Ru及其组合的组中选择的材料。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta之类的金属合金和/或可以使用诸如WN_x、TiN_x、MoN_x、TaN_x和TaSi_xN_y之类的金属氮化物。可以使用合适的工艺(例如，ALD、CVD、PVD、电镀、其组合等)形成栅极电极层2303。在用栅极电极层2303填充凹槽2201之后，可以执行诸如CMP工艺之类的平坦化工艺以去除栅极介电层2301和栅极电极层2303的多余部分，其中多余部分在介电层2105的顶表面上方。栅极电极层2303和栅极介电层2301的剩余部分因而形成FinFET器件200的替换栅极2305。在其他实施例中，栅极1503(参见图21A和图21B)可以保留而不是由替换栅极2305代替。

参考图24A、图24B和图24C，在介电层2105和替换栅极2305上方形成介电层2401。介电层2401还可以称为层间介电(ILD)层。在一些实施例中，可以使用与上面参考图21A、图21B和图21C描述的介电层2105类似的材料和方法来形成介电层2401，并且在此不再重复描述。在一些实施例中，介电层2105和介电层2401由相同的材料形成。在其他实施例中，介电层2105和介电层2401由不同的材料形成。将衬垫层2101、前体浸泡层2103以及介电层2105和2401图案化以形成开口2403和2405。在一些实施例中，可以使用一种或多种合适的蚀刻工艺(例如，各向异性干蚀刻工艺等)来图案化衬垫层2101、前体浸泡层2103以及介电层2105和2401。开口2403暴露相应的替换栅极2305。开口2405暴露相应的外延源极/漏极区域1901的部分。

进一步参考图24A、图24B和图24C，通过开口2405形成自对准硅化物(salicide)层2407。在一些实施例中，金属材料沉积在开口2405中。金属材料可以包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其组合等，并且可以使用PVD、溅射等形成。随后，执行退火工艺以形成自对准硅化物层2407。在外延源极/漏极区域1901包括硅的一些实施例中，退火工艺使金属材料与硅反应以形成金属材料的硅化物。

参考图25A、图25B和图25C，在开口2403(参见图24A和图24B)中形成接触插塞2501，并且在开口2405(参见图24B和图24C)中形成接触插塞2503。在一些实施例中，衬垫(例如，扩散阻挡层、粘合层等)和导电材料沉积在开口2403和2405中。衬垫可以包括钛、氮化钛、钽、氮化钽、其组合等。随后，用导电材料填充开口2403和2405。导电材料可以是铜、铜合金、银、金、钨、铝、镍、其组合等。可以执行平坦化工艺(例如，CMP工艺)以从介电层2401的顶表面去除多余的材料。衬垫的剩余部分和导电材料形成接触插塞2501和2503。接触插塞2501被物理和电耦合到替换栅极2305。接触插塞2503通过自对准硅化物层2407被物理和电耦合到外延源极/漏极区域1901。

图26A、图26B和图26C是根据一些实施例的FinFET器件2600的截面图。为了突出FinFET器件2600与图25A、图25B和图25C中所示的FinFET器件200之间的差异，这些FinFET器件的共同特征由相同的参考标号标记，并且在此不再重复其描述。在一些实施例中，可以使用与FinFET器件200类似的方法形成FinFET器件2600，并且在此不再重复描述。在所示实施例中，省略了前体浸泡层2103(参见图21A、图21B和图21C)的形成，并且直接在衬垫层2101上形成介电层2105。

图27A、图27B和图27C是根据一些实施例的FinFET器件2700的截面图。为了突出FinFET器件2700与图25A、图25B和图25C中所示的FinFET器件200之间的差异，这些FinFET器件的共同特征由相同的参考标号标记，并且在此不再重复其描述。在一些实施例中，可以使用与FinFET器件200类似的方法形成FinFET器件2700，并且在此不再重复描述。在所示实施例中，省略了前体浸泡层501(参见图5A)的形成，并且直接在衬垫层401上形成介电层601。

图28是示出了根据一些实施例的形成FinFET器件的方法2800的流程图。方法2800从步骤2801开始，其中在衬底(例如，图3A中所示的衬底201)中形成沟槽(例如，图3A中所示的沟槽301)，使得衬底的在相邻沟槽之间的部分形成半导体条带(例如，图3A中所示的半导体条带303)，如上面参考图2A和图3A所述。在步骤2803中，在沟槽中形成隔离区域(例如，图13A中所示的隔离区域1301)，使得半导体条带的在隔离区域上方延伸的部分形成鳍(例如，图13A中所示的鳍1303)，如上面参考图4A-图6A、图12A和图13所述。在一些实施例中，步骤2803可以包括执行上面参考图7描述的介电间隙填充工艺700。在其他实施例中，步骤2803可以包括执行上面参考图8描述的介电间隙填充工艺800。在其他实施例中，步骤2803可以包括执行上面参考图9描述的介电间隙填充工艺900。在其他实施例中，步骤2803可以包括执行上面参考图10描述的介电间隙填充工艺1000。在步骤2805中，牺牲栅极(例如，图15A和图15B中所示的栅极1503)沿着鳍的侧壁和顶表面形成，如上面参考图14A、图14B和图15A-图15C所述。在步骤2807中，在鳍中形成外延源极/漏极区域(例如，图19B和图19C中所示的外延源极/漏极区域1901)，如上面参考图18A-图18C和图19A-图19C所述。在步骤2809中，在相邻的牺牲栅极结构之间形成第一介电层(例如，图21B和图21C中所示的介电层2105)，如上面参考图21A-图21C所述。在一些实施例中，步骤2809可以包括执行上面参考图7描述的介电间隙填充工艺700。在其他实施例中，步骤2809可以包括执行上面参考图8描述的介电间隙填充工艺800。在其他实施例中，步骤2809可以包括执行上面参考图9描述的介电间隙填充工艺900。在其他实施例中，步骤2809可以包括执行上面参考图10描述的介电间隙填充工艺1000。在图2811中，用替换栅极(例如，图23A和图23B中所示的替换栅极2305)代替牺牲栅极，如上面参考图22A-图22C和图23A-图23C所述。在步骤2813中，在第一介电层和替换栅极上方形成第二介电层(例如，图24A-图24C中所示的介电层2401)，如上面参考图24A-图24C所述。在步骤2815中，形成栅极接触插塞(例如，图25A-图25C中所示的接触插塞2501)和源极/栅极接触插塞(例如，图25A-图25C中所示的接触插塞2503)，如上面参考图24A-图24C和图25A-图25C所述。

根据实施例，一种方法包括：在衬底中形成沟槽；沿着沟槽的侧壁和底部形成衬垫层；在衬垫层上方形成富硅层，其中形成富硅层包括：使第一硅前体流入工艺腔室达第一时间间隔；以及使第二硅前体和第一氧前体流入工艺腔室达第二时间间隔，第二时间间隔不同于第一时间间隔；以及在富硅层上方形成介电层。在实施例中，形成富硅层还包括：使第三硅前体流入工艺腔室达第三时间间隔；以及使第四硅前体和第二氧前体流入工艺腔室达第四时间间隔，第四时间间隔不同于第三时间间隔。在实施例中，第一硅前体和第二硅前体包括相同的化学物质。在实施例中，该方法还包括在介电层上执行紫外线/氧处理。在实施例中，在介电层上执行紫外线/氧处理包括使介电层在氧环境中经受紫外线辐射。在实施例中，该方法还包括在执行紫外线/氧处理之后，在介电层上执行热处理。

根据另一实施例，一种方法包括：图案化衬底以在其中形成沟槽，衬底的在相邻沟槽之间的部分形成半导体条带；以及在沟槽中形成隔离区域，半导体条带的在隔离区域上方延伸的部分形成鳍，其中形成隔离区域包括：在沟槽中共形地形成第一衬垫层；在第一衬垫层上方形成第一富硅层，其中形成第一富硅层包括：使第一硅前体流入工艺腔室达第一数目的循环；以及使第二硅前体和第一氧前体流入工艺腔室达第二数目的循环，循环的第二数目不同于循环的第一数目；以及在第一富硅层上方形成第一介电层。在实施例中，形成第一富硅层还包括：使第三硅前体流入工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入工艺腔室达第四数目的循环，循环的第四数目不同于循环的第三数目。在实施例中，在沟槽中共形地形成第一衬垫层包括使用原子层沉积(ALD)工艺沿着沟槽的侧壁和底部沉积介电材料。在实施例中，形成第一介电层包括使第三硅前体、第二氧前体和含氧等离子体流入工艺腔室达第三数目的循环。在实施例中，该方法还包括：沿着鳍的侧壁和顶表面形成牺牲栅极；在牺牲栅极上方共形地形成第二衬垫层；在第二衬垫层上方形成第二富硅层，其中形成第二富硅层包括：使第三硅前体流入工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入工艺腔室达第四数目的循环，循环的第四数目不同于循环的第三数目；以及在第二富硅层上方形成第二介电层。在实施例中，该方法还包括：在第一介电层上执行紫外线/氧处理；以及在执行紫外线/氧处理之后，在第一介电层上执行热处理。在实施例中，在第一介电层上执行紫外线/氧处理包括使第一介电层在氧环境中经受紫外线辐射。

根据又一实施例，一种方法包括：在衬底中形成隔离区域，衬底的在相邻隔离区域之间和之上延伸的部分形成鳍；沿着鳍的侧壁和顶表面形成牺牲栅极；沿着牺牲栅极的侧壁和在牺牲栅极的顶表面上方形成第一衬垫层；在第一衬垫层上方形成第一富硅层，其中形成第一富硅层包括：使第一硅前体流入工艺腔室达第一数目的循环；以及使第二硅前体和第一氧前体流入工艺腔室达第二数目的循环，循环的第二数目不同于循环的第一数目；以及在第一富硅层上方形成第一介电层。在实施例中，形成第一富硅层还包括：使第三硅前体流入工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入工艺腔室达第四数目的循环，循环的第四数目不同于循环的第三数目。在实施例中，形成隔离区域包括：图案化衬底以在衬底中形成沟槽；在沟槽中共形地形成第二衬垫层；在第二衬垫层上方形成第二富硅层，其中形成第二富硅层包括：使第三硅前体流入工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入工艺腔室达第四数目的循环，循环的第四数目不同于循环的第三数目；以及在第二富硅层上方形成第二介电层。在实施例中，形成第一介电层包括使第三硅前体、第二氧前体和含氧等离子体流入工艺腔室达第三数目的循环。在实施例中，该方法还包括在第一介电层上执行紫外线/氧处理。在实施例中，该方法还包括在执行紫外线/氧处理之后，在第一介电层上执行热处理。在实施例中，第一硅前体和第二硅前体包括相同的化学物质。

可以通过任何合适的方法形成鳍。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)形成鳍。通常，双图案化或多图案化工艺组合光刻和自对准工艺，这允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后去除牺牲层，然后可以使用剩余的间隔物来图案化鳍。

上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或修改其他处理和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。

示例1是一种用于半导体处理的方法，包括：在衬底中形成沟槽；沿着所述沟槽的侧壁和底部形成衬垫层；在所述衬垫层上方形成富硅层，其中形成所述富硅层包括：使第一硅前体流入工艺腔室达第一时间间隔；以及使第二硅前体和第一氧前体流入所述工艺腔室达第二时间间隔，所述第二时间间隔不同于所述第一时间间隔；以及在所述富硅层上方形成介电层。

示例2包括示例1所述的方法，其中，形成所述富硅层还包括：使第三硅前体流入所述工艺腔室达第三时间间隔；以及使第四硅前体和第二氧前体流入所述工艺腔室达第四时间间隔，所述第四时间间隔不同于所述第三时间间隔。

示例3包括示例1所述的方法，其中，所述第一硅前体和所述第二硅前体包括相同的化学物质。

示例4包括示例1所述的方法，还包括在所述介电层上执行紫外线/氧处理。

示例5包括示例4所述的方法，其中，在所述介电层上执行所述紫外线/氧处理包括使所述介电层在氧环境中经受紫外线辐射。

示例6包括示例4所述的方法，还包括在执行所述紫外线/氧处理之后，在所述介电层上执行热处理。

示例7是一种用于半导体处理的方法，包括：图案化衬底以在其中形成沟槽，衬底的在相邻沟槽之间的部分形成半导体条带；以及在所述沟槽中形成隔离区域，所述半导体条带的在所述隔离区域上方延伸的部分形成鳍，其中形成所述隔离区域包括：在所述沟槽中共形地形成第一衬垫层；在所述第一衬垫层上方形成第一富硅层，其中形成所述第一富硅层包括：使第一硅前体流入工艺腔室达第一数目的循环；以及使第二硅前体和第一氧前体流入所述工艺腔室达第二数目的循环，循环的所述第二数目不同于循环的所述第一数目；以及在所述第一富硅层上方形成第一介电层。

示例8包括示例7所述的方法，其中，形成所述第一富硅层还包括：使第三硅前体流入所述工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入所述工艺腔室达第四数目的循环，循环的所述第四数目不同于循环的所述第三数目。

示例9包括示例7所述的方法，其中，在所述沟槽中共形地形成所述第一衬垫层包括使用原子层沉积(ALD)工艺沿着所述沟槽的侧壁和底部沉积介电材料。

示例10包括示例7所述的方法，其中，形成所述第一介电层包括使第三硅前体、第二氧前体和含氧等离子体流入所述工艺腔室达第三数目的循环。

示例11包括示例7所述的方法，还包括：沿着所述鳍的侧壁和顶表面形成牺牲栅极；在所述牺牲栅极上方共形地形成第二衬垫层；在所述第二衬垫层上方形成第二富硅层，其中形成所述第二富硅层包括：使第三硅前体流入所述工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入所述工艺腔室达第四数目的循环，循环的所述第四数目不同于循环的所述第三数目；以及在所述第二富硅层上方形成第二介电层。

示例12包括示例7所述的方法，还包括：在所述第一介电层上执行紫外线/氧处理；以及在执行紫外线/氧处理之后，在所述第一介电层上执行热处理。

示例13包括示例12所述的方法，其中，在所述第一介电层上执行所述紫外线/氧处理包括使所述第一介电层在氧环境中经受紫外线辐射。

示例14是一种用于半导体处理的方法，包括：在衬底中形成隔离区域，所述衬底的在相邻隔离区域之间和之上延伸的部分形成鳍；沿着所述鳍的侧壁和顶表面形成牺牲栅极；沿着所述牺牲栅极的侧壁和在所述牺牲栅极的顶表面上方形成第一衬垫层；在所述第一衬垫层上方形成第一富硅层，其中形成所述第一富硅层包括：使第一硅前体流入工艺腔室达第一数目的循环；以及使第二硅前体和第一氧前体流入所述工艺腔室达第二数目的循环，循环的所述第二数目不同于循环的所述第一数目；以及在所述第一富硅层上方形成第一介电层。

示例15包括示例14所述的方法，其中，形成所述第一富硅层还包括：使第三硅前体流入所述工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入所述工艺腔室达第四数目的循环，循环的所述第四数目不同于循环的所述第三数目。

示例15包括示例14所述的方法，其中，形成所述第一富硅层还包括：使第三硅前体流入所述工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入所述工艺腔室达第四数目的循环，循环的所述第四数目不同于循环的所述第三数目。

示例16包括示例14所述的方法，其中，形成所述隔离区域包括：图案化所述衬底以在所述衬底中形成沟槽；在所述沟槽中共形地形成第二衬垫层；在所述第二衬垫层上方形成第二富硅层，其中形成所述第二富硅层包括：使第三硅前体流入所述工艺腔室达第三数目的循环；以及使第四硅前体和第二氧前体流入所述工艺腔室达第四数目的循环，循环的所述第四数目不同于循环的所述第三数目；以及在所述第二富硅层上方形成第二介电层。

示例17包括示例14所述的方法，其中，形成所述第一介电层包括使第三硅前体、第二氧前体和含氧等离子体流入所述工艺腔室达第三数目的循环。

示例18包括示例14所述的方法，还包括在所述第一介电层上执行紫外线/氧处理。

示例19包括示例18所述的方法，还包括在执行所述紫外线/氧处理之后，在所述第一介电层上执行热处理。

示例20包括示例14所述的方法，其中，所述第一硅前体和所述第二硅前体包括相同的化学物质。