具体实施方式

在下文中，将描述用于实现本技术的模式(以下被称为实施例)。将按以下顺序给出描述。

1.第一实施例(应用于交叉点存储器的示例)

2.第二实施例(应用于双层交叉点存储器的示例)

<1.第一实施例>

[存储器系统]

图1是示出本技术的实施例中的存储器系统的整体配置的示例的图。

该存储器系统包括交叉点存储器阵列100、位线解码器200、字线解码器300、位线偏置控制电路400、字线偏置控制电路500和接入控制电路600。

交叉点存储器阵列100是非易失性存储器，其中，存储器单元分别设置在多个竖直延伸的位线和多个水平延伸的字线的交叉点处。在该实施例中，作为示例，总共1M(1024×1024)位的存储器单元分别设置在1024条位线和1024条字线的交叉处。在此处，假设电阻变化型存储元件作为存储器单元。

位线解码器200是对特定地址中的位线进行解码的地址解码器。在该示例中，如稍后将描述的，提供两级解码器，并且执行多级解码，以便从1024行中选择32行，并且从32行中选择1行。因此，从1024条信号线209中选择一条位线，并向其施加预定电压。此外，对于其他位线，例如，使用0V作为非选择线。

字线解码器300是对特定地址中的字线进行解码的地址解码器。在该示例中，如稍后将描述的，提供两级解码器，并且执行多级解码，以便从1024行中选择32行，并且从32行中选择1行。因此，从1024条信号线309中选择一条字线，并向其施加预定电压。此外，对于其他字线，例如，使用0V作为非选择线。注意，字线可以临时被设置为高阻抗。

位线偏置控制电路400是控制提供给位线解码器200的偏置电压的电路。位线偏置控制电路400的偏置电压通过信号线408和409提供给位线解码器200。

字线偏置控制电路500是控制提供给字线解码器300的偏置电压的电路。字线偏置控制电路500的偏置电压通过信号线508和509提供给字线解码器300。

接入控制电路600是根据从存储器系统外部的主机等指定的命令和地址，来控制对交叉点存储器阵列100的接入的电路。接入控制电路600经由信号线602向位线解码器200提供与位线相对应的地址信号。此外，接入控制电路600经由信号线603向字线解码器300提供与字线相对应的地址信号。此外，接入控制电路600经由信号线604向位线偏置控制电路400提供命令信号。此外，接入控制电路600经由信号线605向字线偏置控制电路500提供命令信号。

[位线解码器]

图2是示出本技术的第一实施例中的位线解码器200的配置示例的图。

位线解码器200包括局部位线解码器210、三值门驱动(ternary gate driver)220和全局位线解码器230。注意，局部位线解码器210是权利要求中描述的特定级和第二特定级的示例。此外，三值门驱动器220是权利要求中描述的驱动器的示例。此外，全局位线解码器230是权利要求中描述的第一特定级的示例。

局部位线解码器210和全局位线解码器230是对特定地址中的位线进行解码的地址解码器。在该示例中，局部位线解码器210从1024条线中选择32条线，全局位线解码器230从32条线中选择一条线。在这种情况下，需要1024个局部位线解码器210和32个全局位线解码器230。即，信号线209是1024位线信号bl<1023：0>，并且局部位线解码器210仅使得一条线处于选择状态，而其他1023条线处于非选择状态。

每个全局位线解码器230包括四个晶体管231至234。晶体管231是nMOS晶体管，并且当栅极信号gbseln处于高(H)电平时接通(导通)并将输出xb的电位设置为gbln。晶体管232是pMOS晶体管，当栅极信号gbselp处于低(L)电平时，晶体管232接通并将输出xb的电位设置为gblp。即，晶体管231和232具有相互连接的输出，并且变得排他地导通。如稍后将描述的，gblp是经由信号线408从位线偏置控制电路400提供的偏置电压，并且gbln是经由信号线409从位线偏置控制电路400提供的偏置电压。

晶体管233和晶体管234串联连接。晶体管233是pMOS晶体管，并且当栅极信号gbseln处于L电平时接通。晶体管234是nMOS晶体管，并且当栅极信号gbselp处于H电平时接通。因此，当gbseln处于L电平并且gbselp处于H电平时，晶体管233和晶体管234都接通并将输出xb的电位设置为vinhb。vinhb是表示禁止(表示不选择)的电压，例如，0V。

每个局部位线解码器210包括两个晶体管211和212。晶体管211是nMOS晶体管，当栅极信号lbsel处于H电平时，晶体管211接通并将输出bl的电位设置为xb。在此处，xb是对应的全局位线解码器230的输出。晶体管212是pMOS晶体管，当栅极信号lbsel处于L电平时，晶体管212接通并将输出bl的电位设置为vinhb。因此，当lbsel处于H电平时，输出bl的电位变为对应全局位线解码器230的输出xb，当lbsel处于L电平时，变为vinhb。

然而，可以通过切换驱动电压来使用晶体管211和晶体管212。栅极电压lbsel具有高电位、中间电位和低电位这三个值中的任何一个。在通过高电压驱动操作的情况下，高电位处于H电平，中间电位或更低的电位处于L电平。在通过低电压驱动操作的情况下，中间电位及更啊的电位为H电平，低电位为L电平。这三个值的栅极电压由三值门驱动器220提供。

三值门驱动器220提供局部位线解码器210的晶体管211和晶体管212的栅极电压lbsel。在该示例中，假设三值门驱动器220输出6V(高电位)、2V(中间电位)和-4V(低电位)这三个值中的一个。

[位线偏置控制电路]

图3是示出本技术的第一实施例中的位线偏置控制电路400的配置示例的图。

位线偏置控制电路400包括五个晶体管411至413、421和423。

晶体管411是pMOS晶体管，并且当栅极信号gb_set处于L电平时接通。在这个示例中，当gb_set为-2V时，接通并将信号线408的偏置电压gblp设置为4V。即，提供4V的偏置电压gblp以用于设置操作。

晶体管412是pMOS晶体管，并且当栅极信号gb_sense处于L电平时接通。在该示例中，当gb_sense为-2V时，接通并将信号线408的偏置电压gblp设置为2.5V。即，提供2.5V的偏置电压gblp以用于感测操作。

晶体管413是nMOS晶体管，并且当栅极信号gb_inhp处于H电平时接通。在这个示例中，当gb_inhp为4V时，接通并将信号线408的偏置电压gblp设置为0V。即，提供0V的偏置电压gblp以用于非选择性操作。

晶体管421是nMOS晶体管，并且当栅极信号gb_reset处于H电平时接通。在这个示例中，当gb_reset为2V时，接通并将信号线409的偏置电压gbln设置为-4V。即，提供-4V的偏置电压gbln以用于复位操作。

晶体管423是pMOS晶体管，并且当栅极信号gb_inhn处于L电平时接通。在这个示例中，当gb_inhn为-4V时，接通并将信号线409的偏置电压gbln设置为0V。即，提供0V的偏置电压gbln以用于非选择性操作。

因此，晶体管411至晶体管413的栅极电压为-2V或4V、幅度为6V。此外，晶体管421和晶体管423的栅极电压为-4V或2V、幅度为6V。

[三值门驱动器]

图4是示出本技术的实施例中的三值门驱动器220的配置示例的图。

三值门驱动器220包括六个晶体管221至223、225、227和228。

晶体管221是pMOS晶体管，并且当栅极信号lbad_p处于L电平时接通。晶体管222是nMOS晶体管，并且当栅极信号lbad_p处于H电平时接通。晶体管223是pMOS晶体管，并且当栅极信号lbad_n处于L电平时接通。晶体管225是nMOS晶体管，并且当栅极信号lbinh处于H电平时接通。

晶体管221和晶体管222的栅极电压为0V或6V、幅度为6V。此外，晶体管223和晶体管225的栅极电压为-4V或2V、幅度为6V。

晶体管227是pMOS晶体管，固定输入0V以作为栅极信号。晶体管228是nMOS晶体管，固定输入2V以作为栅极信号。这些晶体管227和228是耐压保护元件。例如，当栅极信号lbad_p为6V时，如果耐压保护元件的源极变为负电位，则晶体管221的栅极与漏极之间的电压超过6V并且出现耐压问题，因此耐压保护元件起作用，以避免变为负电位。

图5是示出本技术的实施例中的三值门驱动器220的真值表的示例的图。

三值门驱动器220根据作为局部位线解码器210的晶体管211和晶体管212的栅极电压lbsel的lbad_p、lbad_n和lbinh，提供选择(正)、选择(负)和禁止中的任何一个的电位。在该示例中，选择(正)是用于设置操作或感测操作的电压，并且为6V(高电位)。此外，选择(负)是用于复位操作的电压，并且为2V(中间电位)。禁止电压是用于非选择性操作的电压，并且为-4伏(低电位)。

图6是示出本技术的实施例中的全局位线解码器230的真值表的示例的图。将在下面描述每个操作的细节。

[位线解码器中的电压]

图7是示出本技术的第一实施例中的位线解码器200的设置操作或感测操作的电压状态的示例的图。

设置操作是将存储器单元101设置为低电阻状态(LRS)并写入值“1”的操作，此时，所选存储器单元101的位线bl被设置为4V、字线wl被设置为-4V。

感测操作是感测存储器单元101的状态的操作，此时，所选存储器单元101的位线bl被设置为2.5V、并且字线wl被设置为-2.5V。

所选全局位线解码器230的电压变为-2V，因此晶体管232接通。因此，输出xb变为与gblp相同的值。在设置操作期间，gblp为4V，在感测操作期间，gblp为2.5V。

在设置操作或感测操作期间选择的局部位线解码器210的lbsel变为6V，因此晶体管211接通。因此，输出bl变成与gblp相同的值。因此，在设置操作期间向存储器单元101的位线bl施加4V，在感测操作期间施加2.5V。

图8是示出本技术的第一实施例中的位线解码器200的非选择性操作的电压状态的第一示例的图。

在此处，假设未选择局部位线解码器210的位线。在这种情况下，lbsel为-4V(低电位)。因此，晶体管211关断，晶体管212接通。因此，输出bl变为0V，与vinhb相同。即，存储器单元101变成非选择状态。

图9是示出本技术的第一实施例中的位线解码器200的非选择性操作的电压状态的第二示例的图。

在此处，假设选择局部位线解码器210而不选择全局位线解码器230的位线。在这种情况下，gbselp为4V，gbseln为-4V。因此，晶体管231和晶体管232关断，晶体管233和晶体管234接通。因此，输出xb变为0V，与vinhb相同。

此外，在这种情况下，lbsel变为6V(高电位)或2V(中间电位)。因此，晶体管211接通，晶体管212关断。因此，输出bl变为0V，与xb相同。即，存储器单元101变成非选择状态。

图10是示出本技术的第一实施例中的位线解码器200的复位操作的电压状态的示例的图。

复位操作是存储器单元101进入高电阻状态(HRS)以在其中写入值“0”的操作，并且此时，所选存储器单元101的位线bl被设置为-4V、并且字线wl被设置为4V。

所选全局位线解码器230的gbselp变为-2V，因此晶体管231接通。因此，输出xb变为与gbln相同的值。在复位操作期间，gbln为-4V。

在复位操作期间选择的全局位线解码器230的lbsel变为2V，因此晶体管211接通。因此，输出bl变成与gbln相同的值。因此，-4V被施加到存储器单元101的位线bl。

此处聚焦于局部位线解码器210的晶体管211，栅极-漏极电压为6V。这是因为通过使用三值门驱动器220，复位操作时的栅极电压已经被设置为2V。在设置时栅极电压被设置为6V的情况下，栅极-漏极电压变为10V，并且需要使用栅极-漏极电压的耐压为10V或更高的晶体管作为晶体管211。另一方面，在该实施例中，由于通过使用三值门驱动器220将复位操作时的栅极电压设置为2V，所以栅极-漏极电压的耐压为6V的晶体管可以用作晶体管211。

此外，聚焦于晶体管211的栅极电压的幅度，当从非选择状态转换到复位操作时，栅极电压摆动6V(从-4V到2V)。另一方面，在上述设置操作和感测操作的情况下，栅极电压摆动10V(从-4V到6V)。因此，可以看出，复位操作中的栅极电压的幅度小于设置操作和感测操作中的栅极电压的幅度。即，通过使用三值门驱动器220将复位操作时的栅极电压设置为2V，可以减小复位操作时的栅极电压的幅度，并且可以降低功耗。

此外，聚焦于全局位线解码器230的四个晶体管231至234，全部晶体管的栅极电压都具有6V的幅度。这是由于提供了四个晶体管，不同于具有类似于局部位线解码器210的两个晶体管的配置。因此，降低了功耗，并且还可以使用栅极-漏极电压的耐压为6V的晶体管。

这样，使用两种方法来降低位线解码器200中使用的晶体管的栅极-漏极电压，并降低栅极电压的幅度。即，全局位线解码器230使用四个晶体管，以及局部位线解码器210使用三值门驱动器220。这两种方法都可以独立使用。然而，在该示例中，假设全局位线解码器230的数量是32，局部位线解码器210的数量是1024，并且局部位线解码器210的数量主要较大。因此，如果局部位线解码器210具有四晶体管配置，则可能存在芯片上的占地面积效率恶化的问题。另一方面，在三值门驱动器用于全局位线解码器230的情况下，可能存在导线数量增加和功耗增加的问题。此外，在全局位线解码器230的情况下，由于栅极输入彼此独立，可以想象，与使用三值门驱动器220的方法相比，使用四个晶体管的方法需要较少的电路规模增加。因此，鉴于这些情况，在假设1兆位存储器单元配置的情况下，上述实施例的配置被认为是最佳的。

[字线解码器]

图11是示出本技术的第一实施例中的字线解码器300的配置示例的图。

该字线解码器300包括局部字线解码器310、三值门驱动器320和全局字线解码器330。注意，局部字线解码器310是权利要求中描述的特定级和第二特定级的示例。此外，三值门驱动器320是权利要求中描述的驱动器的示例。此外，全局字线解码器330是权利要求中描述的第一特定级的示例。

局部字线解码器310和全局字线解码器330是对特定地址中的字线进行解码的地址解码器。在该示例中，局部字线解码器310从1024条线中选择32条线，全局字线解码器330从32条线中选择一条线，如在上述位线解码器200中。在这种情况下，需要1024个局部字线解码器310和32个全局字线解码器330。即，信号线309是1024字线信号wl<1023：0>，并且局部字线解码器310仅使得一条线处于选择状态，而其他1023条线处于非选择状态。

每个全局字线解码器330包括四个晶体管331至334，如上述全局位线解码器230。晶体管331是nMOS晶体管，当栅极信号gwseln处于H电平时，晶体管331接通并将输出xw的电位设置为gwln。晶体管332是pMOS晶体管，当栅极信号gwselp处于L电平时，晶体管332接通并将输出xw的电位设置为gwlp。即，晶体管331和晶体管332具有相互连接的输出，并且变得排他地导通。如稍后将描述的，gwlp是经由信号线509从字线偏置控制电路500提供的偏置电压，并且gwln是经由信号线508从字线偏置控制电路500提供的偏置电压。

晶体管333和晶体管334串联连接。晶体管333是pMOS晶体管，并且当栅极信号gwseln处于L电平时接通。晶体管334是nMOS晶体管，并且当栅极信号gwselp处于H电平时接通。因此，当gwseln处于L电平并且gwselp处于H电平时，晶体管333和晶体管334都接通并将输出xw的电位设置为vinhw。vinhw是表示禁止(表示不选择)的电压，例如，0V。

每个局部字线解码器310包括两个晶体管311和312，如上述局部位线解码器210。晶体管311是nMOS晶体管，当栅极信号lwsel处于H电平时，晶体管311接通并将输出wl的电位设置为xw。在此处，xw是对应的全局字线解码器330的输出。晶体管312是nMOS晶体管，当栅极信号lwinh处于H电平时，晶体管312接通并将输出wl的电位设置为vinhw。因此，当lwsel处于H电平时，输出wl的电位变成对应的全局字线解码器330的输出xw，当lwinh处于H电平时，输出wl的电位变成vinhw。

然而，类似于上述晶体管211和晶体管212，可以通过切换驱动电压来使用晶体管311和晶体管312。栅极电压lwsel具有高电位、中间电位和低电位这三个值中的任何一个。由三值门驱动器320提供三值的这些栅极电压。

三值门驱动器320提供局部字线解码器310的晶体管311和晶体管312的栅极电压lwsel。在该示例中，假设三值门驱动器320输出6V(高电位)、2V(中间电位)和-4V(低电位)这三个值中的一个。

[字线偏置控制电路]

图12是示出本技术的第一实施例中的字线偏置控制电路500的配置示例的图。

字线偏置控制电路500包括六个晶体管511至513、521、523和592以及感测放大器591。

晶体管511是nMOS晶体管，并且当栅极信号gw_set处于H电平时接通。在这个示例中，当gw_set为2V时，接通并将信号线508的偏置电压gwln设置为-4V。即，提供-4V的偏置电压gwln以用于设置操作。

晶体管512是nMOS晶体管，并且当栅极信号gw_sense处于H电平时接通。在该示例中，当gw_sense为2V时，接通并将信号线508的偏置电压gwln设置为-2.5V。即，提供-2.5V的偏置电压gwln以用于感测操作。

晶体管513是pMOS晶体管，并且当栅极信号gw_inhn处于L电平时接通。在这个示例中，当gw_inhn为-4V时，接通并将信号线508的偏置电压gwln设置为0V。即，提供0V的偏置电压gbln以用于非选择性操作。

晶体管521是pMOS晶体管，并且当栅极信号gw_reset处于L电平时接通。在这个示例中，当gw_reset为-2V时，接通并将信号线509的偏置电压gwlp设置为4V。即，提供4V的偏置电压gwlp以用于复位操作。

晶体管523是nMOS晶体管，并且当栅极信号gw_inhp处于H电平时接通。在这个示例中，当gw_inhp为4V时，接通并将信号线509的偏置电压gwlp设置为0V。即，提供0V的偏置电压gblp以用于非选择性操作。

感测放大器591是参照信号sa_vref放大信号线508的电压gwln并将其输出到sa_out的感测放大器。晶体管592连接到感测放大器591的一个输入端。晶体管592是nMOS晶体管，当栅极信号sa_en处于H电平时，晶体管592接通并将信号线508的电压gwln输入到感测放大器591。注意，因为考虑到寄生电容小于位线侧的寄生电容，所以感测放大器591设置在字线侧。

因此，晶体管511至晶体管513和晶体管592的栅极电压为-4V或2V、幅度为6V。此外，晶体管521和晶体管523的栅极电压为-2V或4V、幅度为6V。

[三值门驱动器]

图13是示出本技术的实施例中的三值门驱动器320的配置示例的图。

三值门驱动器320包括九个晶体管321至329。

晶体管321是pMOS晶体管，并且当栅极信号lwad_p处于L电平时接通。晶体管322是nMOS晶体管，并且当栅极信号lwad_p处于H电平时接通。晶体管323是pMOS晶体管，并且当栅极信号lwad_n处于L电平时接通。晶体管325是nMOS晶体管，并且当栅极信号lwinh处于H电平时接通。

晶体管324是pMOS晶体管，并且当栅极信号lwfl_p处于L电平时接通。晶体管329是pMOS晶体管，并且当栅极信号lwfl_n处于H电平时接通。晶体管326是nMOS晶体管，并且当栅极信号lwfl_n处于H电平时接通。

晶体管321、晶体管322和晶体管324的栅极电压为0V或6V、幅度为6V。此外，晶体管323、晶体管325、晶体管326和晶体管329的栅极电压为-4V或2V、幅度为6V。

晶体管327是pMOS晶体管，固定输入0V以作为栅极信号。晶体管328是nMOS晶体管，固定输入2V以作为栅极信号。这些晶体管327和晶体管328是类似于上述晶体管227和晶体管228的耐压保护元件。

图14是示出本技术的实施例中的三值门驱动器320的真值表的示例的图。

三值门驱动器320根据lwad_p、lwfl_p、lwad_n、lwfl_n和lwinh提供选择(正)、选择(负)、禁止和浮动中的任何一个的电位，作为局部字线解码器310的晶体管311的栅极电压lwsel。在这个示例中，选择(正)是用于复位操作的电压，并且为6V(高电位)。此外，选择(负)是用于设置操作或感测操作的电压，并且为2V(中间电位)。禁止电压是非选择性操作的电压，并且为-4V(低电位)。

此外，浮动是用于设置为高阻抗的电压，并且为-4V(低电位)，这与禁止相同。提供这种浮动是因为在读取时需要促使字线暂时过渡到浮动。即，通过在字线处于浮动状态时向位线施加电压，选择的电压施加到存储器单元101并执行读取。

图15是示出本技术的第一实施例中的全局字线解码器330的真值表的示例的图。将在下面描述每个操作的细节。

[字线解码器中的电压]

图16是示出本技术的第一实施例中的字线解码器300的设置操作或感测操作的电压状态的示例的图。

所选全局字线解码器330的栅极电压变为2V，因此晶体管331接通。因此，输出xw变成与gwln相同的值。在设置操作期间，gwln为-4V，在感测操作期间，gwln为-2.5V。

在设置操作或感测操作期间选择的局部字线解码器310的lwsel变为2V，因此晶体管311接通。因此，输出wl变成与gwln相同的值。因此，在设置操作期间，向存储器单元101的字线wl施加-4V，并且在感测操作期间施加-2.5V。

图17是示出本技术的第一实施例中的字线解码器300的非选择性操作的电压状态的第一示例的图。

在此处，假设未选择局部字线解码器310的字线。在这种情况下，lwsel变为-4V(低电位)，因此晶体管311关断。另一方面，lwinh变为2V，因此晶体管312接通。因此，输出wl变为0V，与vinhw相同。即，存储器单元101变成非选择状态。

图18是示出本技术的第一实施例中的字线解码器300的非选择性操作的电压状态的第二示例的图。

在此处，假设选择局部字线解码器310而不选择全局字线解码器330的字线。在这种情况下，gwselp为4V并且gwseln为-4V。因此，晶体管331和晶体管332关断，晶体管333和晶体管334接通。因此，输出xw变为0V，与vinhw相同。

此外，在这种情况下，lwsel变为6V(高电位)或2V(中间电位)。因此，晶体管311接通。另一方面，lwinh变为-4V，因此晶体管312关断。因此，输出wl变为0V，这与xw相同。即，存储器单元101变成非选择状态。

图19是示出本技术的第一实施例中的字线解码器300的复位操作的电压状态的示例的图。

所选全局字线解码器330的gwselp变为-2V，因此晶体管332接通。因此，输出xw变成与gwlp相同的值。在复位操作期间，gwlp为4V。

在复位操作期间选择的局部字线解码器310的lwsel变为6V，因此晶体管311接通。因此，输出wl变成与gwlp相同的值。因此，4V被施加到存储器单元101的字线wl。

图20是示出本技术的第一实施例中的字线解码器300的浮动操作的电压状态的示例的图。

在这种情况下，lwsel变为-4V(低电位)，因此晶体管311关断。另一方面，lwinh变为-4V，因此晶体管312也关断。因此，输出wl不连接到它们中的任何一个，从而具有高阻抗。即，存储器单元101进入浮动状态。

在此处，将检查局部字线解码器310的晶体管311的电压。晶体管311在设置操作时的栅极-漏极电压是6V。这是因为通过使用三值门驱动器220，在设置操作时的栅极电压已经被设置为2V。在复位时栅极电压被设置为6V的情况下，栅极-漏极电压变为10V，并且需要使用栅极-漏极电压的耐压为10V或更高的晶体管，作为晶体管311。另一方面，在该实施例中，由于通过使用三值门驱动器320将设置操作时的栅极电压设置为2V，所以栅极-漏极电压的耐压为6V的晶体管可以用作晶体管311。

此外，聚焦于晶体管311的栅极电压的幅度，当从非选择状态转换到设置操作或感测操作时，栅极电压摆动6V(从-4V到2V)。另一方面，在复位操作的情况下，栅极电压摆动10V(从-4V到6V)。因此，可以看出，与复位操作相比，设置操作或感测操作中的栅极电压的幅度较小。即，通过使用三值门驱动器320在设置操作或感测操作时将栅极电压设置为2V，可以减小栅极电压的幅度，并且可以降低功耗。

此外，聚焦于全局字线解码器330的四个晶体管331至334，所有这些栅极电压具有6V的幅度。这是由于提供了四个晶体管，不同于具有类似于局部字线解码器310的两个晶体管的配置。因此，降低了功耗，并且还可以使用栅极-漏极电压的耐压为6V的晶体管。

这样，使用两种方法来降低字线解码器300中使用的晶体管的栅极-漏极电压，并降低栅极电压的幅度。在这方面，关于使用哪种方法的权衡类似于针对上述位线解码器200所描述的权衡。

[修改示例]

图21是示出本技术的第一实施例中的全局位线解码器230的修改示例的图。

全局位线解码器230的该修改示例是替换晶体管233和晶体管234的连接顺序的修改。即，在禁止操作中，当gbseln处于L电平并且gbselp处于H电平时，晶体管233和晶体管234都接通，并且输出xb的电位被设置为vinhb，因此连接的顺序可以是任何顺序。

注意，这同样适用于全局字线解码器330的晶体管333和晶体管334的连接顺序。

如上所述，根据本技术的第一实施例，可以降低构成解码器的晶体管的栅极-漏极电压的耐压，还可以降低栅极电压的幅度，并且可以降低功耗。晶体管的面积与耐压的平方成正比。此外，电路的功耗与幅度的平方成正比。因此，通过使用具有较低耐压的晶体管并降低电压幅度，可以同时实现位成本的降低和功耗的降低。

<2.第二实施例>

在上述第一实施例中，假设设置了1兆位的存储器单元，但是当阵列规模大于此时，认为存储器单元堆叠成双层的结构是合适的。在该第二实施例中，将描述应用于双层交叉点存储器的示例。注意，总体配置类似于上述第一实施例的配置，因此将省略其详细描述。

[存储器阵列]

图22是示出本技术的第二实施例中的交叉点存储器阵列100的结构示例的图。

第二实施例中的交叉点存储器阵列100具有双层结构，其中，上层单元111和下层单元112共享位线120。作为相应字线的上层字线131和下层字线132经由位线120设置在相对侧。存储器单元(在该示例中为上层单元111和下层单元112)布置在上层字线131和下层字线132以及位线120的交叉点处，这点类似于上述第一实施例。

由于以这种方式假设了上层单元111和下层单元112共享位线120的结构，所以上层单元111和下层单元112的极性不同。即，假设在设置操作或感测操作期间电流从上端子流到下端子，并且在复位操作期间电流从下端子流到上端子，上层单元111中的上端子对应于上层字线131。因此，在上层单元111的设置操作或感测操作期间的电流方向是从上层字线131到位线120的方向，并且上层字线131在高电压侧。

另一方面，下层单元112中的上端子对应于位线120。因此，下层单元112的设置操作或感测操作期间的电流方向是从位线120到下层字线132的方向，并且位线120在高电压侧。

因此，例如，在三值门驱动器220和320的真值表中，上层单元111类似于上述第一实施例的真值表，但是下层单元112具有相反的极性。即，对于下层单元112，在三值门驱动器220的情况下，选择(正)是用于复位操作的电压。此外，选择(负)是用于设置操作或感测操作的电压。此外，在三值门驱动器320的情况下，选择(正)是用于设置操作或感测操作的电压。此外，选择(负)是用于复位操作的电压。

[位线解码器]

图23是示出本技术的第二实施例中的位线解码器200的配置示例的图。

第二实施例的位线解码器200包括L1位线解码器240、L2位线解码器250、三值门驱动器220和全局位线解码器260。即，上述第一实施例中的位线解码器200分两级执行解码，但是在该第二实施例中，解码分三级执行。注意，L1位线解码器240是权利要求中描述的特定级和第二特定级的示例。此外，L2位线解码器250是权利要求中描述的第一特定级的示例。

在该示例中，L1位线解码器240从2048行中选择64行，L2位线解码器250从64行中选择8行，且全局位线解码器260从8行中选择1行。

每个全局位线解码器260包括四个晶体管261至264。晶体管261是nMOS晶体管，当栅极信号gbselp处于H电平时，晶体管261接通并将输出l2bp的电位设置为gblp。gblp是经由信号线408从位线偏置控制电路400提供的偏置电压。晶体管262是pMOS晶体管，当栅极信号gbselp处于L电平时，晶体管262接通并将输出l2bp的电位设置为vinhb。

晶体管263是nMOS晶体管，当栅极信号gbseln处于H电平时，晶体管263接通并将输出l2bn的电位设置为gbln。gbln是经由信号线409从位线偏置控制电路400提供的偏置电压。晶体管264是pMOS晶体管，当栅极信号gbseln处于L电平时，晶体管264接通并将输出l2bn的电位设置为vinhb。

每个L2位线解码器250包括四个晶体管251至254。晶体管251是nMOS晶体管，当栅极信号l2bseln处于H电平时，晶体管251接通并将输出l1b的电位设置为l2bn。晶体管252是pMOS晶体管，并且当栅极信号l2bselp处于L电平时，接通并将输出l1b的电位设置为l2bp。即，晶体管251和晶体管252具有相互连接的输出，并且变得排他地导通。

晶体管253和晶体管254串联连接。晶体管253是pMOS晶体管，并且当栅极信号l2bseln处于L电平时接通。晶体管254是nMOS晶体管，并且当栅极信号l2bselp处于H电平时接通。因此，当l2bseln处于L电平并且l2bselp处于H电平时，晶体管253和晶体管254都接通，以将输出l1b的电位带到vinhb。

每个L1位线解码器240包括两个晶体管241和242。晶体管241是nMOS晶体管，当栅极信号l1bsel处于H电平时，晶体管241接通并将输出bl的电位设置为l1b。晶体管252是pMOS晶体管，当栅极信号l1bsel处于L电平时，晶体管252接通并将输出bl的电位设置为vinhb。因此，当l1bsel处于H电平时，输出bl的电位变成相应的L2位线解码器250的输出l1b，而当l1bsel处于L电平时，变成vinhb。

三值门驱动器220类似于上述第一实施例，并提供L1位线解码器240的晶体管241和晶体管242的栅极电压l1bsel，并输出6V(高电位)、2V(中间电位)和-4V(低电位)这三个值中的一个。

[位线偏置控制电路]

图24是示出本技术的第二实施例中的位线偏置控制电路400的配置示例的图。

该第二实施例的位线偏置控制电路400包括六个晶体管431至433和441至443。

晶体管431是pMOS晶体管，并且当栅极信号gb_setl_resetu处于L电平时接通。在该示例中，当gb_setl_resetu为-2V时，接通并将信号线408的偏置电压gblp设置为4V。即，为下层单元112提供4V的偏置电压gblp，以执行设置操作，或者为上层单元111提供4V的偏置电压gblp，以执行复位操作。

晶体管432是pMOS晶体管，并且当栅极信号gb_sensel处于L电平时接通。在该示例中，当gb_sensel为-2V时，接通并将信号线408的偏置电压gblp设置为2.5V。即，2.5V的偏置电压gblp被提供给下层单元112，以执行感测操作。

晶体管433是nMOS晶体管，并且当栅极信号gb_inhp处于H电平时接通。在这个示例中，当gb_inhp为4V时，接通并将信号线408的偏置电压gblp设置为0V。即，提供0V的偏置电压gblp以用于非选择性操作。

晶体管441是nMOS晶体管，并且当栅极信号gb_setu_resetl处于H电平时接通。在该示例中，当gb_setu_resetl为2V时，接通并将信号线409的偏置电压gbln设置为-4V。即，为上层单元111提供-4V的偏置电压gbln，以执行设置操作，或者为下层单元112提供-4V的偏置电压gbln，以执行复位操作。

晶体管442是nMOS晶体管，并且当栅极信号gb_senseu处于H电平时接通。在该示例中，当gb_senseu为2V时，接通并将信号线409的偏置电压gbln设置为-2.5V。即，为上层单元111提供-2.5V的偏置电压gbln，以执行感测操作。

晶体管443是pMOS晶体管，并且当栅极信号gb_inhn处于L电平时接通。在这个示例中，当gb_inhn为-4V时，接通并将信号线409的偏置电压gbln设置为0V。即，提供0V的偏置电压gbln以用于非选择性操作。

因此，晶体管431至晶体管433的栅极电压为-2V或4V、幅度为6V。此外，晶体管441至晶体管443的栅极电压为-4V或2V、幅度为6V。

[字线解码器]

图25是示出本技术的第二实施例中的字线解码器300的配置示例的图。

第二实施例的字线解码器300包括L1字线解码器340、L2字线解码器350、三值门驱动器320和全局字线解码器360。即，上述第一实施例中的字线解码器300分两个阶段执行解码，但是在该第二实施例中，解码分三个阶段执行。注意，L1字线解码器340是权利要求中描述的特定级和第二特定级的示例。此外，L2字线解码器350是权利要求中描述的第一特定级的示例。

在这个示例中，L1字线解码器340从4096行中选择128行，L2字线解码器350从128行中选择8行，并且全局字线解码器360从8行中选择1行。

每个全局字线解码器360包括四个晶体管361至364。晶体管361是nMOS晶体管，当栅极信号gwselp处于H电平时，晶体管361接通并将输出l2wp的电位设置为gwlp。gwlp是字线偏置控制电路500经由信号线509提供的偏置电压。晶体管362是pMOS晶体管，当栅极信号gwselp处于L电平时，晶体管362接通并将输出l2wp的电位设置为vinhw。

晶体管363是nMOS晶体管，当栅极信号gwseln处于H电平时，晶体管363接通并将输出l2wn的电位设置为gwln。gwln是字线偏置控制电路500经由信号线508提供的偏置电压。晶体管364是pMOS晶体管，当栅极信号gwseln处于L电平时，晶体管364接通并将输出l2wn的电位设置为vinhw。

每个L2字线解码器350包括四个晶体管351至354。晶体管351是nMOS晶体管，当栅极信号l2wseln处于H电平时，晶体管351接通并将输出l1w的电位设置为l2wn。晶体管352是pMOS晶体管，当栅极信号l2wselp处于L电平时，晶体管352接通并将输出l1w的电位设置为l2wp。即，晶体管351和晶体管352具有相互连接的输出，并且变得排他导通。

晶体管353和晶体管354串联连接。晶体管353是pMOS晶体管，并且当栅极信号l2wseln处于L电平时接通。晶体管354是nMOS晶体管，并且当栅极信号l2wselp处于H电平时接通。因此，当l2wseln处于L电平并且l2wselp处于H电平时，晶体管353和晶体管354都接通，以将输出l1w的电位带到vinhw。

每个L1字线解码器340包括两个晶体管341和342。晶体管341是nMOS晶体管，当栅极信号l1wsel处于H电平时，晶体管341接通并将输出wl的电位设置为l1w。晶体管342是nMOS晶体管，当栅极信号l1winh处于H电平时，晶体管342接通并将输出wl的电位设置为vinhw。因此，当l1wsel处于H电平时，输出wl的电位变成相应的L2字线解码器350的输出l1w，而当l1winh处于H电平时，输出wl的电位变成vinhw。

三值门驱动器220类似于上述第一实施例，并提供L1字线解码器340的晶体管341的栅极电压l1wsel，并输出6V(高电位)、2V(中间电位)和-4V(低电位)这三个值中的一个。

[字线偏置控制电路]

图26是示出本技术的第二实施例中的字线偏置控制电路500的配置示例的图。

字线偏置控制电路500包括八个晶体管531至533、541至543、572和582以及感测放大器571和581。

晶体管531是nMOS晶体管，并且当栅极信号gw_setl_resetu处于H电平时接通。在该示例中，当gw_setl_resetu为2V时，接通并将信号线508的偏置电压gwln设置为-4V。即，为下层单元112提供-4V的偏置电压gwln，以执行设置操作，或者为上层单元111提供-4V的偏置电压gwln，以执行复位操作。

晶体管532是nMOS晶体管，并且当栅极信号gw_sense处于H电平时接通。在该示例中，当gw_sense为2V时，接通并将信号线508的偏置电压gwln设置为-2.5V。即，提供-2.5V的偏置电压gwln，以执行感测操作。

晶体管533是pMOS晶体管，并且当栅极信号gw_inhp处于L电平时接通。在这个示例中，当gw_inhp为-4V时，接通并将信号线508的偏置电压gwln设置为0V。即，提供0V的偏置电压gwln以用于非选择性操作。

晶体管541是pMOS晶体管，并且当栅极信号gw_setu_resetl处于L电平时接通。在该示例中，当gw_setu_resetl为-2V时，接通并将信号线509的偏置电压gwlp设置为4V。即，为上层单元111提供4V的偏置电压gwlp，以执行设置操作，或者为下层单元112提供4V的偏置电压gwlp，以执行复位操作。

晶体管542是pMOS晶体管，并且当栅极信号gw_sense处于L电平时接通。在该示例中，当gw_sense为-2V时，接通并将信号线509的偏置电压gwlp设置为2.5V。即，提供2.5V的偏置电压gwlp，以执行感测操作。

晶体管543是nMOS晶体管，并且当栅极信号gw_inhn处于H电平时接通。在这个示例中，当gw_inhn为4V时，接通并将信号线509的偏置电压gwlp设置为0V。即，提供0V的偏置电压gwlp以用于非选择性操作。

上层感测放大器581是上层单元111的感测放大器，该上层感测放大器581参照信号as_vref_u放大信号线509的电压gwlp，并将其输出到sa_out_u。晶体管582连接到上层感测放大器581的一个输入端。晶体管582是pMOS晶体管，当栅极信号sa_en处于L电平(-2V)时，晶体管582接通并将信号线509的电压gwlp输入到上层感测放大器581。这样，上层感测放大器581感测正电压gwlp。

下层感测放大器571是下层单元112的感测放大器，该下层感测放大器571参考信号as_vref_l放大信号线508的电压gwln，并将其输出到sa_out_l。晶体管572连接到下层感测放大器571的一个输入端。晶体管572是nMOS晶体管，当栅极信号sa_en处于H电平(2V)时，晶体管572接通并将信号线508的电压gwln输入到下层感测放大器571。这样，下层感测放大器571感测负电压gwln。

因此，晶体管531至晶体管533和晶体管572的栅极电压为-4V或2V、幅度为6V。此外，晶体管541至晶体管543和晶体管582的栅极电压为-2V或4V、幅度为6V。

在该第二实施例中，位线解码器200和字线解码器300均具有三级配置。然后，中间级的L2位线解码器250和L2字线解码器350中的每一个包括四个晶体管。此外，更低的L1位线解码器240和L1字线解码器340中的每一个包括两个晶体管，并且从三值门驱动器220和三值门驱动器320提供三值的栅极电压。这些用于降低位线解码器200和字线解码器300中使用的晶体管的栅极-漏极电压，并降低栅极电压的幅度，如上述第一实施例中那样。

可以如上述第一实施例中那样确定使用这两种方法中的哪一种。即，L1位线解码器240的数量是2048，L1字线解码器340的数量是4096，这主要是大的。因此，使用三值门驱动器比四晶体管配置要好。

此外，如果L2位线解码器250和L2字线解码器350具有四晶体管配置，则不仅其中的晶体管的栅极-漏极电压降低，而且在比其更高层的全局位线解码器260和全局字线解码器360中也可以获得类似的效果。因此，在全局位线解码器260和全局字线解码器360中，两个晶体管分别设置在正侧和负侧。

如上所述，根据本技术的第二实施例，在双层交叉点存储器中，可以降低构成解码器的晶体管的栅极-漏极电压的耐压，并且还可以降低栅极电压的幅度，并且可以降低功耗。

注意，上述实施例说明了体现本技术的示例，并且实施例中的事项和权利要求中指定本发明的事项具有相应的对应关系。类似地，权利要求中指定本发明的事项和本技术的实施例中具有相同名称的事项具有相应的对应关系。然而，本技术不限于实施例，并且可以通过对实施例进行各种修改来实现，而不脱离其主旨。

注意，在本说明书中描述的效果仅仅是示例，并且不限于此，还可以提供其他效果。

注意，本技术可以具有如下配置。

(1)一种存储器控制电路，包括多级存储器解码器，该存储器解码器被配置为根据特定地址选择存储器的特定单元，并对特定单元的两端施加预定的电压，

其中，作为多级中的至少一级的第一特定级包括：

第一晶体管和第二晶体管，该第一晶体管和第二晶体管中的每个根据要写入特定单元的值而设置；以及

第三晶体管和第四晶体管，该第三晶体管和第四晶体管使特定单元进入非选择状态。

(2)根据上述(1)的存储器控制电路，其中，

第一晶体管和第二晶体管具有相互连接的输出，并且变得排他导通。

(3)根据上述(1)或(2)的存储器控制电路，其中，

当向特定单元写入第一值时或者当从特定单元读取值时，第一晶体管变得导通，并且

当向特定单元写入第二值时，第二晶体管变得导通。

(4)根据上述(1)至(3)中任一项的存储器控制电路，其中，

第三晶体管和第四晶体管串联连接，并且当使特定单元进入非选择状态时，第三晶体管和第四晶体管变得导通，并且向非选择线施加电压。

(5)根据上述(1)至(4)中任一项的存储器控制电路，其中，

第一晶体管至第四晶体管的栅极扩散区电压的最大值小于施加在特定单元上的电压。

(6)根据上述(1)至(5)中任一项的存储器控制电路，其中，

第一晶体管至第四晶体管的栅极电压的最大幅度小于施加在特定单元的两端的电压。

(7)根据上述(1)至(6)中任一项的存储器控制电路，其中，

作为存储器解码器的除第一特定级之外的的至少一级的第二特定级包括：

驱动器，生成具有三个值的电压；以及

第五晶体管和第六晶体管，根据驱动器的输出变得排他导通。

(8)根据上述(7)的存储器控制电路，其中，

当向特定单元写入第一值时或者当从特定单元读取值时，第五晶体管通过三个值中的最高电压变得导通，并且当向特定单元写入第二值时，通过三个值当中的中间电压变得导通。

(9)根据上述(7)或(8)的存储器控制电路，其中，

当使特定单元进入非选择状态时，第六晶体管变得导通，并向非选择线施加电压。

(10)根据上述(7)或(8)的存储器控制电路，其中，

在第二特定级以上的存储器解码器处于非选择状态的情况下，第五晶体管变得导通，并向非选择线施加电压。

(11)根据上述(7)至(10)中任一项的存储器控制电路，其中，

第二特定级相对于第一特定级布置在存储器的一侧。

(12)根据上述(1)至(11)中任一项的存储器控制电路，其中，

存储器是交叉点存储器，

特定单元被设置在位线与字线的交叉点处，并且

针对位线和字线中的每一个提供多级存储器解码器。

(13)一种存储器控制电路，包括多级存储器解码器，该存储器解码器被配置为根据特定地址选择存储器的特定单元，并在特定单元的两端施加预定的电压，

其中，作为多级中的至少一级的特定级包括：

驱动器，驱动器生成具有三个值的电压；以及

第一晶体管和第二晶体管，管根据驱动器的输出变得排他导通。

(14)根据上述(13)的存储器控制电路，其中，

当向特定单元写入第一值或从特定单元读取值时，第一晶体管通过三个值中的最高电压变得导通，当向特定单元写入第二值时，第一晶体管通过三个值的中间电压变得导通。

(15)根据上述(13)或(14)的存储器控制电路，其中，

当使特定单元进入非选择状态时，第二晶体管变得导通，并向非选择线施加电压。

(16)根据上述(13)或(14)的存储器控制电路，其中，

在特定级以上的存储器解码器处于非选择状态的情况下，第一晶体管变得导通，并向非选择线施加电压。

(17)根据上述(13)至(16)中任一项的存储器控制电路，其中，

第一晶体管和第二晶体管的栅极扩散区电压的最大值小于施加在特定单元上的电压。

(18)根据上述(13)至(17)中任一项的存储器控制电路，其中，

第一晶体管和第二晶体管的栅极电压的最大幅度小于施加在特定单元上的电压。

附图标记列表

100交叉点存储器阵列

101存储器单元

111上层单元

112下层单元

120位线

131上层字线

132下层字线

200位线解码器

210局部位线解码器

220三值门驱动器

230全局位线解码器

240L1位线解码器

250L2位线解码器

260全局位线解码器

300字线解码器

310局部字线解码器

320三值门驱动器

330全局字线解码器

340L1字线解码器

350L2字线解码器

360全局字线解码器

400位线偏置控制电路

500字线偏置控制电路

571下层感测放大器

581上层感测放大器

591感测放大器

600接入控制电路。