阅读说明：本技术 一种应用于逐次逼近模数转换器的中位选取电容校正方法 ([db:专利名称-en]) 是由 樊华 王琛 冯全源 李大刚 胡达千 岑远军 于 2019-08-21 设计创作，主要内容包括：该发明公开了一种应用于逐次逼近模数转换器的中位选取电容校正方法,涉及微电子学与固体电子学领域,特别是该领域中电阻电容型逐次逼近模数转换器中的电容设置方法。本发明采用单位电容构成混合电阻电容型逐次逼近模数转换器中的正负电容阵列,对电容阵列中的单位电容经过多次组合,排序,中位选取以构成逐次逼近模数转换器的各级有效位。相比于传统校正方法有利于线性度的进一步提升,静态性能与动态性能均有显著提升。([db:摘要-en])

一种应用于逐次逼近模数转换器的中位选取电容校正方法

技术领域

本发明涉及微电子学与固体电子学领域，特别是该领域中电阻电容型逐次逼近模数转换器中的电容设置方法。

背景技术

无线传感器网络作为计算、通信和传感器三项技术相结合的产物，目前成为计算机科学领域中一个活跃的研究分支。模数转换器(Analog-to-Digital Converter，缩写为ADC)是无线传感器网络中节点的重要组成部分。ADC一般分为逐次逼近模数转换器(SARADC)、闪速模数转换器(FLASH ADC)、流水线型模数转换器(Pipeline ADC)、过采样模数转换器(Σ-ΔADC)，SAR ADC具有高精度低功耗并且兼具中等速度的优势，广泛运用于如便携手持设备、智能传感器等嵌入式低功耗的应用。

ADC的精度主要取决于两个元素：噪声和元件之间的不匹配。在SAR ADC的设计中，如何在有限的面积中达到最佳的精度和功耗权衡，并保证一定的速度，对设计者提出了很高的要求。特别是在高精度(大于10位)的SAR ADC的设计中，对于电路架构和不同校正算法的选取，是设计者始终面临的问题。文献[J.Zhong,Y.Zhu,C.Chan,S.Sin,S.U andR.P.Martins,"A 12b 180MS/s 0.068mm2With Full-Calibration-IntegratedPipelined-SAR ADC,"in IEEE Transactions on Circuits and Systems I:RegularPapers,vol.64,no.7,pp.1684-1695,July2017.]提出通过增加一个用于校正主DAC的校正DAC,校正整个模数转换器输出误差。校正后精度性能会有明显的改善，但是校正DAC会增加整体DAC模块的功耗和面积。文献[W.Liu,P.Huang,Y.Chiu,“A 12-bit,45-MS/s,3-mWRedundant Successive Approximation Register analog-to-Digital Converter WithDigital Calibration,”IEEE Journal of Solid-State Circuits,2011,46(11):2661–2672]采用“最小均方误差”后台校正算法，对基数(Radix)小于2的12位非二进制电容阵列的失配误差进行校正，能实时跟踪电源电压、温度变化造成的电容误差变化，校正之后降低了功耗，但是整个校正部分在片外通过软件方法实现，没有考虑校正的非理想因素、校正算法的复杂度、校正精度，复杂的数字后处理等，制约了该后台校正算法的适用性，并且增加了版图设计的复杂度，在实际应用中有较大的限制。

发明内容

本发明针对现有技术中性能较差的缺陷，设计出一种应用于逐次逼近模数转换器的电容校正方法。

本发明技术方案为一种应用于逐次逼近模数转换器的中位选取电容校正方法，该方法包括：

步骤1：采用单位电容构成混合电阻电容型逐次逼近模数转换器中的正负电容阵列，设正负电容阵列各包含n个单位电容，并将单位电容进行标号：C_u1、C_u2、C_u3、C_u4......C_u(n－1)、C_un；

步骤2：进行第一次从小到大排序：按照单位电容值的大小将转换器中所有单位电容进行从小到大排序，并记为C_u1 ^*、C_u2 ^*、C_u3 ^*、C_u4 ^*......C_u(n－1) ^*、C_un ^*；

步骤3：进行第一次中位选取：将中间位置的两个单位电容C_u(n/2) ^*和C_u(n/2+1) ^*分别作为逐次逼近模数转换器的最低有效位LSB电容和dummy电容；

步骤4：进行第一次首尾组合：将剩余单位电容进行首尾组合：C_u1 ^*和C_un ^*组合为A₁，C_u2 ^*和C_u(n－1) ^*组合为A₂，C_u3 ^*和C_u(n－2) ^*组合为A₃，继续按照上述方式组合得到A₄、A₅…A_(n/2－2)、A_(n/2－1)；

步骤5：对第一次组合后得到的电容组合A_i按电容之和进行第二次从小到大排序：A₁ ^*、A₂ ^*、A₃ ^*…A_(n/2－1) ^*，并进行第二次中位选取：将中间位置的一个电容组合A_(n/4) ^*作为次低有效位LSB+1；

步骤6：将剩余的电容组合A_i ^*进行第二次首尾组合：A₁ ^*和A_(n/2－1) ^*组合为B₁，A₂ ^*和A_(n/2－2) ^*组合为B₂，A₃ ^*和A_(n/2－3) ^*组合为B₃，继续按照上述方式组合得到B₄、B₅…B_(n/4－2)、B_(n/4－ ¹ ₎；

步骤7：对第二次组合后得到的电容组合B_i按电容之和进行第三次从小到大排序：B₁ ^*、B₂ ^*、B₃ ^*…B_(n/4－1) ^*，并进行第三次中位选取：将中间的一个电容组合B_(n/8) ^*作为第三低有效位LSB+2；

步骤8：按照步骤6、步骤7的方式对剩余的电容组合继续进行组合、排序、选取，以构成逐次逼近模数转换器剩余的有效位LSB+3、LSB+4……

步骤9：采用新得到的dummy电容、LSB、LSB+1、LSB+2、LSB+3……，作为逐次逼近模数转换器的电容阵列进行模数转换。

本发明提出多次组合排序，中位选取的电容排序校正方法，相比于传统校正方法，本发明显著提升了ADC的静态性能与动态性能。

附图说明

图1为混合电阻电容型SAR ADC结构示意图。

图2为两步完成单位电容C_u1、C_u2比较的示意图；(a)正负电容阵列中所有单位电容上极板接V_CM，正电容阵列中C_u1下极板接V_REFP，其他单位电容下极板接接V_REFN，负电容阵列中C_u1下极板接接V_REFN，其他单位电容下极板接接V_REFP；(b)正负电容阵列中所有单位电容上极板断开与V_CM连接，正电容阵列中C_u2下极板接V_REFP，其他单位电容下极板接接V_REFN，负电容阵列中C_u2下极板接接V_REFN，其他单位电容下极板接接V_REFP。

图3为本发明提出算法的组合、排序、中位选取示意图。

图4为14位SAR ADC的静态性能仿真结果。

图5为16位SAR ADC的静态性能仿真结果。

图6为18位SAR ADC的静态性能仿真结果。

图7为14位SAR ADC的动态性能仿真结果。

图8为16位SAR ADC的动态性能仿真结果。

图9为18位SAR ADC的动态性能仿真结果。

具体实施方式

本发明提出中位选取的电容排序校正算法，对于传统二进制阵列，以由高8位电容DAC和低6位电阻DAC组成的14位混合电容电阻型逐次逼近模数转换器为例进行详述。

高M位电容DAC和低N电位电阻DAC的M+N位混合电容电阻型逐次逼近模数转换器结构如图1所示。若M＝8，N＝6，则表示高8位电容DAC和低6位电阻DAC组成的14位SAR ADC。

高8位正负电容阵列各包含128个单位电容，对单位电容进行标号：C_u1、C_u2、C_u3、C_u4......C_u127、C_u128。128个单位电容本应是大小相等的，但是实际上在制造出之后并不完全相等，而是服从正态分布。对128个单位电容按大小进行第一次从小到大排序，可采用与[H.-.Lee,D.A.Hodges and P.R.Gray,“A self-calibrating 15bit CMOS A/Dconverter,”IEEE Journal of Solid-State Circuits,1984,19(6):813-819]类似的电容比较方法(如图2所示)完成电容之间的比较。

将第一次排序后的单位电容从小到大编号为C_u1 ^*～C_u128 ^*(如图3所示)。对第一次排序后的单位电容进行第一次中位选取：将中间位置的两个单位电容(C_u64 ^*、C_u65 ^*)分别作为转换器的最低有效位(LSB)和dummy电容，其中C_u64 ^*作为LSB，C_u65 ^*作为dummy电容。之后将剩余的电容进行第一次首尾组合：C_u1 ^*和C_u128 ^*组合为A₁，C_u2 ^*和C_u127 ^*组合为A₂，......，C_u63 ^*和C_u66 ^*组合为A₆₃。继续按照电容值大小对A_i进行从小到大排序得到A_i ^*，并进行第二次中位选取：将中间位置的A₃₂ ^*作为次低有效位LSB+1。继续按照图3所示方式进行组合、排序、中位选取得到转换器剩余的有效位LSB+2……MSB(最高有效位)。

图3中：

(1)正负电容阵列中各有128个单位电容；

(2)第一次排序：将电容按电容值大小从小到大排序得到C_ui ^*；

第一次选取：将第一次排序后中间位置的两个电容C_u64 ^*、c_u65 ^*分别作为转换器的最低有效位(LSB)与dummy电容；

第一次组合：将第一次选取后剩余的电容以首尾组合方式组合得到电容组台A_i；

(3)以(2)中方式进行第二次排序(A_i ^*)，第二次选取(LSB+1)以及第二次组合(B_i)；

(4)以(2)中方式进行第三次排序(B_i ^*)，第三次选取(LSB+2)以及第三次组合(C_i)；

(5)以(2)中方式进行第四次排序(C_i ^*)，第四次选取(LSB+3)以及第四次组合(D_i)；

(6)以(2)中方式进行第五次排序(D_i ^*)，第五次选取(LSB+4)以及第五次组合(E_i)；

(7)以(2)中方式进行第六次排序(E_i ^*)，第六次选取(LSB+5&MSB)。

对于高8位电容DAC和低8位电阻DAC组成的16位混合电容电阻型逐次逼近模数转换器(图1中M＝8，N＝8时的SARADC)以及高8位电容DAC和低10位电阻DAC组成的18位混合电容电阻型逐次逼近模数转换器(图1中的M＝8，N＝10时的SARADC)，按照图3所示的中位选取的电容排序校正算法对转换器的电容阵列进行重构，其方法与高8位电容DAC和低6位电阻DAC组成的14位混合电容电阻型逐次逼近模数转换器完全相同。

在Matlab中对14位、16位、18位SARADC进行仿真，分别设置电容失配率(σ_u＝σ₀/C_u)为0.2％、0.15％、0.1％。其中静态仿真(差分非线性(DNL)与积分非线性(INL))蒙特卡洛仿真次数设置为100次，动态仿真(无杂散动态范围(SFDR)与信号与噪声谐波比(SNDR))蒙特卡洛仿真次数设置为500次。

如图4、图5、图6所示分别为14位、16位、18位SARADC的静态仿真结果。

表1对静态仿真结果进行了总结。本发明提出的中位选取将14位、16位、18位SARADC的DNL最大均方根(root-mean-square，rms)分别提升87.3％，93.9％，94.9％至0.16LSB、0.20LSB、0.37LSB，同时将INL最大均方根分别提升89.7％，96.5％，97.3％至0.15LSB、0.16LSB、0.36LSB。

如图7、图8、图9所示分别为14位、16位、18位SAR ADC的动态仿真结果，表2对动态仿真结果进行了总结。对于14位SAR ADC，本发明将SFDR最小值与平均值分别提高26.20dB、26.26dB，将SNDR最小值与平均值分别提高17.36dB、9.80dB。对于16位SARADC，本发明将SFDR最小值与平均值分别提高29.63dB、32.73dB，将SNDR最小值与平均值分别提高26.73dB、18.34dB。对于18位SAR ADC，本发明将SFDR最小值与平均值分别提高29.15dB、36.75dB，将SNDR最小值与平均值分别提高29.76dB、26.40dB。

本发明提出中位选取的电容排序校正算法，相比于传统校正方法更为均衡，有利于线性度的进一步提升，静态性能与动态性能均有显著提升。

表1 DNL与INL 100次蒙特卡洛仿真最大均方根总结

表2 SFDR与SNDR 500次蒙特卡洛仿真总结