具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

如图1所示，本发明提供的一种基于IBIS模型评估DAC抗扰性能的测试方法包括：

S1，获取数模转换DAC芯片IBIS电路模型；

S2，基于DAC芯片IBIS电路模型，建立在两种工作模式下测试所述DAC芯片的测试电路；

其中，所述两种工作模式下的测试电路为内部基准电压源工作模式的测试电路以及外部电压源工作模式的测试电路；

S3，当两种工作模式下的测试电路分别测试DAC芯片时，获得加EFT信号干扰的测试结果和不加EFT信号干扰的测试结果；

S4，将所述加EFT信号干扰的测试结果与所述不加EFT信号干扰的测试结果进行对比，获得DAC芯片的抗干扰性能。

可以理解，在IBIS电路模型时，将型号为AD5761R/AD5721R的数模转换DAC芯片的IBIS模型调入ansys在内部基准电压源工作模式下，将IBIS模型各个端口的供电模式设置成内部供电internal。在外部电压源工作模式下将IBIS模型的各个端口设置成外部供电模式external。

本发明提供的基于IBIS模型评估DAC抗扰性能的测试方法，通过获取数模转换DAC芯片IBIS电路模型；基于DAC芯片IBIS电路模型，建立在两种工作模式下测试所述DAC芯片的测试电路；当在两种工作模式下的测试电路测试所述DAC芯片时，获得加EFT信号干扰的测试结果和不加EFT信号干扰的测试结果；将加EFT信号干扰的测试结果与不加EFT信号干扰的测试结果进行对比，获得DAC芯片的抗干扰性能。因此本发明可以有效地对型号为AD5761R/AD5721R的DAC芯片抗电快速瞬变脉冲群能力进行测试，有利于快速找到满足防护需求的芯片，进而减少设计成本和开发周期。

实施例二

作为本发明可选的实施例，如图2所示，所述内部基准电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R2、电阻R3，第一电容C1，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚1连接R3的一端，R3的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚4为内部基准电压输出和外部电压输入接口，第四引脚4接入第一电容C1，以保证在内部基准电压源工作模式下电路中的噪声最小，所述DAC芯片IBIS电路模型的第七引脚7为模拟输出电压接口，所述第七引脚7接入R2的一端，R2的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚10为串行数据输出接口，第十引脚10连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚12为串行数据输入接口，第十二引脚12连接幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十三引脚13为低电平有效同步输入接口，第十三引脚13外接幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十四引脚14为串行时钟输入接口，第十四引脚14外接幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器。

可以理解，按照如下步骤可以搭建内部基准电压源工作模式的测试电路：

步骤1，将型号为AD5761R/AD5721R数模转换DAC芯片的IBIS模型调入ansys，并将该模型各个端口的供电模式设置成内部供电internal。

步骤2，引脚1为低电平有效报警接口，本电路的连接方式中该引脚外接10Ω的电阻。

步骤3，引脚4为内部基准电压输出和外部电压输入接口，本电路的连接方式中该引脚外接10nF的电容以保证在内部基准电压源工作模式下电路中的噪声最小。

步骤4，引脚7为DAC的模拟输出电压接口，本电路的连接方式中该引脚外接10Ω的电阻。

步骤5，引脚10为串行数据输出接口，本电路的连接方式中该引脚外接10Ω的电阻。

步骤6，引脚12为串行数据输入接口，本电路的连接方式中该引脚外接幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器。

步骤7，引脚13为低电平有效同步输入接口，本电路的连接方式中该引脚外接幅值为2v，周期为50ns，占空比为50％的电压数字信号脉冲发生器。

步骤8，引脚14为串行时钟输入接口，本电路的连接方式中该引脚外接幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器。

实施例三

作为本发明可选的实施例，如图3所示，所述内部基准电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R2、电阻R3，第一电容C1，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚1连接R3的一端，R3的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚4为内部基准电压输出和外部电压输入接口，第四引脚4接入第一电容C1，以保证在内部基准电压源工作模式下电路中的噪声最小，所述DAC芯片IBIS电路模型的第七引脚7为模拟输出电压接口，所述第七引脚7接入R2的一端，R2的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚10为串行数据输出接口，第十引脚10连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚12为串行数据输入接口，第十二引脚12外接相互串联的幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器，所述DAC芯片IBIS电路模型的第十三引脚13为低电平有效同步输入接口，第十三引脚13外接相互串联的幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器，所述DAC芯片IBIS电路模型的第十四引脚14为串行时钟输入接口，第十四引脚14外接相互串联的幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器，并设置电快速瞬变脉冲群(EFT)发生器的幅值的变化范围为1kv-4kv、初值为1kv、终值为4kv、步长为1kv。

可以理解，按照如下步骤可以搭建内部基准电压源工作模式下信号输入端外加EFT干扰电路的测试电路：

步骤1，基于图2在内部基准电压源工作模式下信号输入端无EFT干扰的原理图，对输入信号端口添加干扰激励信号；

步骤2，引脚12为串行数据输入接口，本电路的连接方式中该引脚外接相互串联的幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器。

步骤3，引脚13为低电平有效同步输入接口，本电路的连接方式中该引脚外接相互串联的幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器。

步骤4，引脚14为串行时钟输入接口，本电路的连接方式中该引脚外接相互串联的幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器。

步骤5，针对电快速瞬变脉冲群(EFT)发生器的模拟，设置幅值的变化范围为1kv-4kv、初值start为1kv、终值stop为4kv、步长step为1kv。

本实施例基于型号为AD5761R/AD5721R数模转换DAC芯片的IBIS模型，搭建了内部基准电压源工作模式下的电路模型，接着在信号的输入端口叠加EFT干扰信号，最终通过对比观测有/无EFT干扰信号两种情况下的输出结果，从而对DAC芯片在内部基准电压源工作模式下的抗电快速瞬变脉冲群能力有所评估，有利于快速找到满足防护需求的芯片，进而减少设计成本和开发周期。

实施例四

作为本发明一种可选的实施例，如图4所示，所述外部电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R4、电阻R1以及直流电压源，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚1连接R4的一端，R4的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚4为内部基准电压输出和外部电压输入接口，第四引脚4外接所述直流电压源以保证在外部电压源工作模式下电路正常供电，所述DAC芯片IBIS电路模型的第七引脚7为模拟输出电压接口，所述第七引脚7接入R1的一端，R1的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚10为串行数据输出接口，第十引脚10连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚12为串行数据输入接口，第十二引脚12连接幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十三引脚13为低电平有效同步输入接口，第十三引脚13外接幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十四引脚14为串行时钟输入接口，第十四引脚14外接幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器。

可以理解，按照如下步骤可以搭建外部电压源工作模式的测试电路：

步骤1，将型号为AD5761R/AD5721R数模转换DAC芯片的IBIS模型调入ansys，并将该模型各个端口的供电模式设置成外部供电external。

步骤2，引脚1为低电平有效报警接口，本电路的连接方式中该引脚外接10Ω的电阻。

步骤3，引脚4为内部基准电压输出和外部电压输入接口，本电路的连接方式中该引脚外接幅值为2.5v的直流电压源以保证在外部电压源工作模式下电路正常供电。

步骤4，引脚7为DAC的模拟输出电压接口，本电路的连接方式中该引脚外接10Ω的电阻。

步骤5，引脚10为串行数据输出接口，本电路的连接方式中该引脚外接10Ω的电阻。

步骤6，引脚12为串行数据输入接口，本电路的连接方式中该引脚外接幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器。

步骤7，引脚13为低电平有效同步输入接口，本电路的连接方式中该引脚外接幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器。

步骤8，引脚14为串行时钟输入接口，本电路的连接方式中该引脚外接幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器。

实施例五

作为本发明一种可选的实施例，如图5所示，所述外部电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R4、电阻R1以及直流电压源，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚1连接R4的一端，R4的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚4为内部基准电压输出和外部电压输入接口，第四引脚4外接所述直流电压源以保证在外部电压源工作模式下电路正常供电，所述DAC芯片IBIS电路模型的第七引脚7为模拟输出电压接口，所述第七引脚7接入R1的一端，R1的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚10为串行数据输出接口，第十引脚10连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚12为串行数据输入接口，第十二引脚12连接幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十三引脚13为低电平有效同步输入接口，第十三引脚13外接相互串联的幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器，所述DAC芯片IBIS电路模型的第十四引脚14为串行时钟输入接口，第十四引脚14外接相互串联的幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器，并设置电快速瞬变脉冲群(EFT)发生器的幅值的变化范围为1kv-4kv、初值为1kv、终值为4kv、步长为1kv。

可以理解，按照如下步骤可以搭建外部电压源工作模式下信号输入端外加EFT干扰电路的测试电路：

步骤1，基于图4在外部电压源工作模式下信号输入端无EFT干扰的原理图，对输入信号端口添加干扰激励信号；

步骤2，引脚12为串行数据输入接口，本电路的连接方式中该引脚外接相互串联的幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器。

步骤3，引脚13为低电平有效同步输入接口，本电路的连接方式中该引脚外接相互串联的幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器。

步骤4，引脚14为串行时钟输入接口，本电路的连接方式中该引脚外接相互串联的幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器。

步骤5，针对电快速瞬变脉冲群(EFT)发生器的模拟，设置幅值的变化范围为1kv-4kv、初值start为1kv、终值stop为4kv、步长step为1kv。

本实施例基于型号为AD5761R/AD5721R数模转换DAC芯片的IBIS模型，搭建了外部电压源工作模式下的电路模型，接着在信号的输入端口叠加EFT干扰信号，最终通过对比观测有/无EFT干扰信号两种情况下的输出结果，从而对DAC芯片在外部电压源工作模式下的抗电快速瞬变脉冲群能力有所评估，有利于快速找到满足防护需求的芯片，进而减少设计成本和开发周期。

下面以仿真试验呈现本发明提供的测试方法测试出的干扰性能参数，并通过对比分析，以说明本发明的有益效果。

仿真1，效果图如图6所示，图6为在内部基准电压源工作模式下串行数据输出引脚的输出波形。

仿真2，效果图如图7所示，图7为在外部电压源工作模式下串行数据输出引脚的输出波形.

仿真3，效果图如图8所示，图8为在无EFT干扰且周期和幅值均不一致时串行输入数据波形图。

仿真4，效果图如图9所示，图9为在内部基准电压源工作模式下信号输入端外加EFT干扰时串行数据输入端的波形。

仿真5，效果图如图10所示，图10为在内部基准电压源工作模式下信号输入端外加EFT干扰时串行数据输出端的波形。

仿真6，效果图如图11所示，图11为在外部电压源工作模式下信号输入端外加EFT干扰时串行数据输入端的波形。

仿真7，效果图如图12所示，图12为在外部电压源工作模式下信号输入端外加EFT干扰时串行数据输出端的波形。

根据以上效果图，对比DAC在内部基准电压源供电工作模式下，有/无EFT干扰时的输入输出情况，其中，输入对比图为图8和图9，输出对比图为图6和图10。从对比图中可得在输入端加入EFT干扰信号的情况下，电路中的输入信号会受影响，但输出信号不受影响，说明该电路在内部基准电压源供电模式下具有良好的抗EFT干扰性能。

对比DAC在外部电压源供电工作模式下，有/无EFT干扰时的输入输出情况，其中，输入对比图为图8和图11，输出对比图为图7和图12。从对比图中可得在输入端加入EFT干扰信号的情况下，电路中的输入和输出信号均会受影响，说明该电路在外部电压源供电模式下抗EFT干扰性能较差。

由此可见，本发明基于型号为AD5761R/AD5721R数模转换DAC芯片的IBIS模型，搭建了内部基准电压源和外部电压源两种工作模式下的电路模型，接着在信号的输入端口叠加EFT干扰信号，最终通过对比观测有/无EFT干扰信号两种情况下的输出结果，可以实现对DAC芯片的抗电快速瞬变脉冲群能力的性能评估，有利于快速找到满足防护需求的芯片，进而减少设计成本和开发周期。

需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。