阅读说明：本技术 半导体器件及其形成方法 (Semiconductor device and method of forming the same ) 是由 赵猛 于 2018-07-05 设计创作，主要内容包括：一种半导体器件的形成方法：提供半导体衬底,所述半导体衬底上具有伪栅极结构,所述伪栅极结构包括伪栅介质层和位于伪栅介质层上的伪栅电极层,所述伪栅极结构两侧的衬底内具有源区和漏区；在所述半导体衬底、源区和漏区上形成层间介质层,且所述层间介质层覆盖所述伪栅极结构的侧壁；去除所述伪栅电极层,直至暴露出伪栅介质层的顶部表面,在所述层间介质层内形成开口,所述开口包括第一区,所述第一区与漏区相邻；在所述开口的侧壁和伪栅介质层表面形成栅介质层；形成所述栅介质层之后,对所述第一区栅介质层进行第一离子注入,所述改善离子用于填补所述栅介质层的缺陷和原子间隙。所述方法形成的半导体器件的可靠性较好。(A method of forming a semiconductor device: providing a semiconductor substrate, wherein a pseudo gate structure is arranged on the semiconductor substrate, the pseudo gate structure comprises a pseudo gate dielectric layer and a pseudo gate electrode layer positioned on the pseudo gate dielectric layer, and a source region and a drain region are arranged in the substrate at two sides of the pseudo gate structure; forming interlayer dielectric layers on the semiconductor substrate, the source region and the drain region, wherein the interlayer dielectric layers cover the side walls of the dummy gate structures; removing the dummy gate electrode layer until the top surface of the dummy gate dielectric layer is exposed, and forming an opening in the interlayer dielectric layer, wherein the opening comprises a first region which is adjacent to the drain region; forming a gate dielectric layer on the side wall of the opening and the surface of the pseudo gate dielectric layer; and after the gate dielectric layer is formed, performing first ion implantation on the gate dielectric layer in the first area, wherein the improved ions are used for filling the defects and the atomic gaps of the gate dielectric layer. The semiconductor device formed by the method has better reliability.)

半导体器件及其形成方法

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

背景技术

MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。

随着集成电路工艺的不断发展，MOS器件尺寸随之缩小，沟道中横向电场增大，引起大量热载流子的增加，导致热载流子进入栅介质层的可能性增加，栅介质层容易发生热击穿，从而使器件的可靠性降低。

现有技术中场效应晶体管构成的半导体器件的性能有待提高。

发明内容

本发明解决的技术问题是提供一种半导体器件的形成方法，改善半导体器件的可靠性。

为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有伪栅极结构，所述伪栅极结构包括伪栅介质层和位于伪栅介质层上的伪栅电极层，所述伪栅极结构两侧的衬底内具有源区和漏区；在所述半导体衬底、源区和漏区上形成层间介质层，且所述层间介质层覆盖所述伪栅极结构的侧壁；去除所述伪栅电极层，直至暴露出伪栅介质层的顶部表面，在所述层间介质层内形成开口，所述开口包括第一区，所述第一区与漏区相邻；在所述开口的侧壁和伪栅介质层表面形成栅介质层；形成所述栅介质层之后，对所述第一区栅介质层注入改善离子，所述改善离子用于填补所述栅介质层内的缺陷和原子间隙。

可选的，所述改善离子包括氟离子或者氮离子的一种或者两种组合。

可选的，所述注入离子包括氟离子时，注入剂量为5e14原子数/平方厘米～2e15原子数/平方厘米，注入能量为1千电子伏～4千电子伏。

可选的，所述注入离子包括氮离子时，注入剂量为5e14原子数/平方厘米～2e15原子数/平方厘米，注入能量为1千电子伏～4千电子伏。

可选的，对所述第一区栅介质层注入改善离子的注入角度为15度～35度，旋转角度为90度，旋转次数为1次。

可选的，所述伪栅介质层的材料包括氧化硅；伪栅介质层的厚度为5埃～20埃。

可选的，所述栅介质层的材料包括：La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO；所述栅介质层的厚度为10埃～40埃。

可选的，在形成所述栅介质层之后，在所述离子注入之前，还包括：在所述栅介质层表面形成保护层。

可选的，在所述离子注入之后，还包括：在所述栅介质层表面形成保护层。

可选的，所述保护层的材料包括TiN。

可选的，在所述离子注入之后，还包括：在所述开口内填充满金属材料以形成金属栅。

可选的，在形成所述保护层之后，还包括：在所述伪栅开口内填充满金属材料以形成金属栅。

可选的，改善离子还被注入于开口第一区的伪栅介质层内。

本发明还提供一种半导体器件，包括：半导体衬底；位于所述半导体衬底上的层间介质层，所述层间介质层内具有开口，所述开口底部暴露出位于半导体衬底表面的伪栅介质层，所述开口包括第一区，所述第一区与漏区相邻；位于开口两侧的半导体衬底内的源区和漏区；位于开口侧壁和伪栅介质层表面的栅介质层，所述第一区的栅介质层内具有改善离子，所述改善离子填补所述栅介质层内的缺陷和原子间隙。

可选的，所述伪栅介质层的材料包括氧化硅；伪栅介质层的厚度为5埃～20埃。

可选的，所述栅介质层的材料包括：La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO；所述栅介质层的厚度为10埃～40埃。

可选的，所述改善离子包括氟离子或者氮离子的一种或者两种组合。

可选的，所述开口内还具有位于栅介质层上的金属栅，且所述金属栅填充满所述开口。

可选的，所述伪栅介质层上还具有位于栅介质层和金属栅之间的保护层。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供一种半导体器件的形成方法中，去除所述伪栅电极层，直至暴露出伪栅介质层的顶部表面，在所述层间介质层内形成开口，所述开口包括第一区，所述第一区与漏区相邻；在所述开口的侧壁和伪栅介质层表面形成栅介质层；形成所述栅介质层之后，对开口第一区的栅介质层注入改善离子，所述改善离子用于填补所述栅介质层的缺陷和原子间隙。所述对开口第一区的栅介质层注入改善离子，一方面，改善离子能够替代原先与栅介质层和伪栅介质层形成较弱价键的离子，从而使栅介质层和伪栅介质层中形成的价键更牢固，使栅介质层和伪栅介质层的抗击穿性能提高，使半导体器件的可靠性得到改善。另一方面，所述注入改善离子，只对开口第一区进行离子注入，能够在保证改善界面层可靠性的同时，减小离子注入的范围，尽可能降低离子注入本身引入的问题，使半导体器件的可靠性得到改善。

进一步，所述氮离子能够改善栅介质层和伪栅介质层的有效氧化层厚度，即能够使界面层在电学性能方面具有较好的氧化层电学厚度，从而抗击穿性能得到提高，使半导体器件的可靠性得到改善。

进一步，形成的所述保护层，一方面，能够对伪栅介质层和栅介质层起到一定的保护作用，避免离子注入工艺对栅介质层表面造成损伤，另一方面，能够使注入的离子在伪栅介质层和栅介质层内分布均匀，进而改善界面层，从而能够使半导体器件的可靠性得到改善。

附图说明

图1至图8是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。

具体实施方式

如背景技术所述，现有技术形成的半导体器件的性能有待提高。

一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有伪栅极结构，所述伪栅极结构包括伪栅介质层和位于伪栅介质层上的伪栅电极层，所述伪栅极结构两侧的衬底上具有源漏掺杂区，所述源漏掺杂区和伪栅极结构上具有层间介质层；去除所述伪栅电极层，直至暴露出伪栅介质层的顶部表面，在所述层间介质层内形成开口；在所述开口的侧壁和伪栅介质层表面形成栅介质层；形成所述栅介质层之后，对所述开口进行离子注入。

上述方法中，通过所述离子注入工艺，能够替代原先与栅介质层和伪栅介质层形成较弱价键的离子，从而使栅介质层和伪栅介质层中形成的价键更牢固，从而改善界面层的品质，提高了器件的抗电压性，从而使半导体器件的可靠性得到改善。

然而，采用上述方法制备的半导体器件的可靠性仍较差，原因在于：对开口进行离子注入，离子注入工艺本身对开口的侧壁和栅介质层的表面造成一定损伤，同时对栅介质层和伪栅介质层中造成大量晶格损伤，因此在离子注入剂量和能量一定情况下，较大范围的离子注入，离子注入工艺造成的损伤范围也较大。当漏端偏压较大时，漏端电场较大，依旧容易引起大量热载流子的增加，导致热载流子进入栅介质层和伪栅介质层的可能性增加，界面层容易发生热击穿，从而使半导体器件的可靠性降低。

为了解决所述技术问题，本发明提供一种半导体器件的形成方法，对开口第一区注入改善离子，从而保证改善界面层可靠性的同时，尽可能减少离子注入工艺本身造成的损伤，从而使半导体器件的可靠性得到改善。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图8是本发明半导体器件的形成方法一实施例中各步骤对应结构示意图。

请参考图1，提供衬底100，所述衬底100上具有栅极结构103，所述栅极结构103侧壁表面具有偏移侧墙106，所述栅极结构103和偏移侧墙两侧鳍部内具有轻掺杂区107，所述栅极结构103和偏移侧墙106的侧壁表面具有主侧墙108。

在本实施例中，所述衬底100包括：基底101和位于基底101上的鳍部102。所述基底101和鳍部102的材料为硅。

所述衬底100上还具有覆盖所述鳍部102的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部102的顶部表面，且覆盖鳍部102的部分侧壁。

所述隔离结构用于实现半导体不同器件之间的电绝缘。

在本实施例中，所述栅极结构为伪栅极结构，包括伪栅介质层104和伪栅电极层105；所述栅极结构103为后续形成金属栅极结构占据空间位置。

所述伪栅介质层104的厚度为5埃～20埃。

所述偏移侧墙106的材料包括氮化硅或者氮氧化硅。所述偏移侧墙的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

所述偏移侧墙106用于定义后续轻掺杂区的位置。

所述轻掺杂区107的形成方法包括：以所述栅极结构103和偏移侧墙106为掩膜，在所述栅极结构103和偏移侧墙106两侧的鳍部102内形成轻掺杂区107；进行退火工艺处理。

所述退火工艺的退火温度为850摄氏度～950摄氏度(范围)。所述退火处理能够使注入的离子扩散均匀。

所述轻掺杂区107内具有轻掺杂离子，所述轻掺杂离子的导电类型与晶体管的类型相关。在本实施例中，所述用于形成NMOS晶体管，因此，所述轻掺杂离子为N型离子，如：磷离子或者砷离子。在其他实施例中，所述器件用于形成PMOS晶体管，因此，所述轻掺杂离子为P型离子，如：硼离子。

所述主侧墙的材料包括：氮化硅或者氮氧化硅。所述主侧墙的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

所述主侧墙108用于定义后续源漏掺杂区的位置。

请参考图2，在所述栅极结构103、偏移侧墙106和主侧墙108两侧的鳍部表面形成漏区109和源区110。

所述漏区109和源区110的形成方法包括：在所述栅极结构103、偏移侧墙106和主侧墙108两侧的鳍部表面形成外延层(图中未示出)；在所述外延层内掺入源漏离子，形成所述漏区109和源区110。

在其他实施例中，所述源漏掺杂区位于所述栅极结构、偏移侧墙和主侧墙两侧的鳍部内。

请参考图3，形成覆盖所述栅极结构103、源区109和漏区110的层间介质层111。

形成所述层间介质层111的步骤包括：在所述栅极结构103两侧和漏区109和源区110表面形成层间介质膜(图中未示出)，所述层间介质膜顶部高于所述栅极结构103顶部；对所述层间介质膜进行平坦化工艺，去除高于所述栅极结构103顶部的层间介质膜，形成所述层间介质层111。

所述层间介质膜的材料包括氧化硅，相应的，所述层间介质层111的材料包括氧化硅。形成所述层间介质膜的工艺包括：化学气相沉积工艺、等离子体增强化学气相沉积工艺或低压化学气相沉积工艺等方法。

平坦化所述层间介质膜的工艺包括化学机械磨平工艺。

所述层间介质层111用于实现半导体不同器件之间的电隔离。

请参考图4，去除伪栅电极层105，直至暴露出所述伪栅介质层104表面，在所述层间介质层111内形成开口112，所述开口112包括第一区Ⅰ和第二区Ⅱ，所述开口112的第一区Ⅰ和漏区109相邻，所述开口112的第二区Ⅱ和源区110相邻。

去除所述伪栅电极层105的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一区Ⅰ用于后续注入改善离子。

在本实施例中，在所述层间介质层111内形成开口112时，所述伪栅介质层104被保留下来，这样有利于满足输入输出设备(I/O Device)对器件工作电压需求高，而对器件精确度要求低的情况。

在其它实施例中，不仅去除伪栅电极层，而且去除伪栅介质层，在所述层间介质层内形成开口。

请参考图5，在所述开口112侧壁和伪栅介质层104表面和层间介质层111表面形成栅介质膜113。

所述栅介质膜113用于后续形成栅介质层。

所述栅介质膜113的厚度为10埃～40埃。相应的，后续形成的栅介质层的厚度为。所述栅介质层的厚度不宜过厚，介质层的电容和介质层的厚度成反比关系，若栅介质层的厚度太大，则电容过小，则半导体器件的电学性能较差；所述栅介质层的厚度不宜过薄，否则后续离子注入时，一方面，注入的离子容易进入下层的氧化层和衬底中，从而扰乱衬底的电场；另一方面，过薄的栅介质层容易被击穿，发生严重的漏电流，从而使半导体器件的性能较差。

所述栅介质膜113的材料为高k栅介质材料，k大于3.9。高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。在本实施例中，所述栅介质膜113的材料为氧化铪。相应的，后续形成的栅介质层的材料为氧化铪。在其他实施例中，所述栅介质膜的材料包括：La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或HfSiO₄，相应的，后续形成的栅介质层的材料包括：La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或HfSiO₄。

所述栅介质膜113的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺或原子层沉积工艺。

请参考图6，在所述栅介质膜113表面形成保护膜114。

所述保护膜114用于后续形成保护层。在本实施例中，所述保护膜114的材料为氮化钛。相应的，后续形成的保护层的材料为氮化钛。

后续形成的保护层对伪栅介质层和栅介质层起到一定的保护作用，避免离子注入过程对栅介质层表面造成损伤，同时，能够使注入的离子在伪栅介质层和栅介质层中的分布均匀，进而改善界面层，从而能够使半导体器件的可靠性得到改善。

所述保护膜114的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺或者原子层沉积工艺。

请参考图7，形成所述栅介质膜113和保护膜114之后，对所述开口112第一区Ⅰ注入改善离子。

所述改善离子用于填补所述栅介质膜和伪栅介质层的缺陷和原子间隙。所述改善离子包括氟离子或者氮离子的一种或者两种。所述氟离子或者氮离子，能够替代原先与栅介质膜113和伪栅介质层104形成较弱价键的离子，且所述栅介质膜113用于后续形成栅介质层，从而使栅介质层和伪栅介质层104中形成的价键更牢固，使栅介质层和伪栅介质层104的抗击穿性能提高，从而使半导体器件的可靠性得到改善。同时，所述氮离子能够改善栅介质层和伪栅介质层104的有效氧化层厚度，使界面层在电学性能方面具有较好的氧化层电学厚度，从而抗击穿性能得到提高，使半导体器件的可靠性得到改善。

在本实施例中，所述改善离子不仅注入于开口112第一区Ⅰ的栅介质膜113，还注入于开口112第一区Ⅰ的伪栅介质层104。由于漏区109的偏压过高，积累较多的电荷，容易引起大量热载流子的增加，导致进入与漏区相邻的栅介质膜113和伪栅介质层104部分的热载流子的可能性增加，对与漏区109相邻一侧的开口112注入氟离子或者氮离子的一种或者两种，即对开口112的第一区Ⅰ注入改善离子，在能够保证改善界面层可靠性的同时，减小离子注入的范围，从而能够减少离子注入对栅介质膜113表面造成的损伤，以及减小离子注入使栅介质膜113和伪栅介质层104中的晶格原子发生碰撞而产生的大量缺陷，尽可能减少离子注入本身引入的缺陷，使半导体器件的可靠性得到改善。

在本实施例中，对所述开口112第一区Ⅰ注入的改善离子包括氟离子和氮离子。注入氟离子和氮离子的具体工艺参数包括：注入剂量为5e14原子数/平方厘米～2e15原子数/平方厘米，注入能量为1千电子伏～4千电子伏，注入角度为15度～35度，旋转角度为90度，旋转次数为1次。其中，所述注入角度是指注入离子的运动方向与衬底100法线方向的夹角。旋转角度是指离子注入装置旋转开始时注入离子的运动方向与旋转结束时注入离子的运动方向之间的夹角。旋转次数是指离子注入装置重复出现旋转角度为90度的回数。

在另一实施例中，对所述开口112第一区Ⅰ注入的改善离子为氟离子。注入氟离子的具体工艺参数包括：注入剂量为5e14原子数/平方厘米～2e15原子数/平方厘米，注入能量为1千电子伏～4千电子伏，注入角度为15度～35度，旋转角度为90度，旋转次数为1次。

又一实施例中，对所述开口112第一区Ⅰ注入的改善离子为氮离子。注入氮离子的具体工艺参数包括：注入剂量为5e14原子数/平方厘米～2e15原子数/平方厘米，注入能量为1千电子伏～4千电子伏，注入角度为15度～35度，旋转角度为90度，旋转次数为1次。

需要说明的是，所述第一区Ⅰ的宽度占所述开口112宽度的比例为0.2～0.5。

选择所述离子注入能量的意义在于：若所述注入能量小于1千电子伏，使离子注入栅介质膜113和伪栅介质层104的深度较浅，从而不能充分改善栅介质膜113和伪栅介质层104的可靠性；若所述注入能量大于4千电子伏，使离子注入栅介质膜113和伪栅介质层104的深度过深，容易穿过较薄的伪栅介质层104进入到衬底100中，从而破坏衬底100的电场，使得到的半导体器件的性能较差。

选择所述离子注入剂量的意义在于：若所述注入剂量小于5e14原子数/平方厘米，栅介质膜113和伪栅介质层104中原先形成的较弱价键不能被充分替代，与氟离子或者氮离子形成更加稳定的价键，同时也不能充分改善栅介质膜113和伪栅介质层104的氧化层电学厚度，从而不能充分改善栅介质膜113和伪栅介质层104的可靠性；若所述注入剂量大于2e15原子数/平方厘米，使栅介质膜113和伪栅介质层104中的晶格原子发生剧烈碰撞，产生较大原子位移，导致大量的缺陷，使半导体器件的可靠性较差。

在本实施例中，在形成所述栅介膜113之后，对所述开口112第一区Ⅰ注入改善离子之前，在栅介质膜113表面形成所述保护膜114。所述保护膜114对伪栅介质层104和栅介质膜113起到一定的保护作用，避免离子注入工艺对栅介质膜113表面造成损伤，另一方面，能够使注入的离子在伪栅介质层104和栅介质膜113中的分布均匀，进而改善界面层，从而能够使半导体器件的可靠性得到改善。

需要说明的是，在其他实施例中，在对开口第一区注入改善离子之后，形成所述保护膜。

请参考图8，对所述开口112第一区Ⅰ注入改善离子之后，还包括：在所述开口112内填充满金属材料，平坦化所述栅介质膜113和保护膜114和金属材料，直至暴露出层间介质层111顶部表面，在所述开口112的侧壁和伪栅介质层104表面形成栅介质层115，在所述栅介质层115表面形成保护层116，在所述保护层116表面形成金属栅117，且所述金属栅117填充满开口112。

平坦化所述栅介质膜113和保护膜114和金属材料的工艺包括：化学机械研磨工艺。

在本实施例中，所述金属栅117的材料为W，采用化学气相沉积工艺形成所述金属栅。在其他实施例中，所述金属栅的材料还可以为Cu或Al，还可以采用物理气相沉积工艺或原子层沉积工艺形成所述金属栅。

在其他实施例中，在所述第一离子注入之后，在栅介质层表面形成保护层之后，在所述开口内填充满金属材料以形成金属栅。

相应的，本发明还提供一种半导体器件，请继续参考图7，包括：

半导体衬底100；位于所述半导体衬底表面的层间介质层111，所述层间介质层111内具有开口112，所述开口112底部暴露出位于半导体衬底100表面的伪栅介质层104，所述开口112包括第一区Ⅰ，所述第一区Ⅰ与漏区109相邻；位于开口112两侧的半导体衬底100内的源区110和漏区109；位于开口112底部表面的伪栅介质层104；位于开口112侧壁和伪栅介质层表面104的栅介质层115；所述开口115包括第一区Ⅰ，第一区Ⅰ与漏区109相邻，第一区Ⅰ栅介质层115的缺陷和原子间隙被改善离子填补。

所述伪栅介质层104的材料包括氧化硅；伪栅介质层的厚度为5埃～20埃。

所述栅介质层115的材料包括：La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或HfSiO；所述栅介质层的厚度为10埃～40埃。

所述改善离子包括氟离子或者氮离子的一种或者两种。所述氟离子或者氮离子，能够替代原先与栅介质层115和伪栅介质层104形成较弱价键的离子，从而使栅介质层115和伪栅介质层104中形成的价键更牢固。同时，所述氮离子能够改善栅介质层115和伪栅介质层104的有效氧化层厚度，使界面层在电学性能方面具有较好的氧化层电学厚度，从而抗击穿性能得到提高，使半导体器件的可靠性得到改善。

在本实施例中，所述改善离子不仅注入于开口112第一区Ⅰ的栅介质层115，还注入于开口112第一区Ⅰ的伪栅介质层104。由于漏区109的偏压过高，积累较多的电荷，容易引起大量热载流子的增加，导致进入与漏区相邻的栅介质层115和伪栅介质层104部分的热载流子的可能性增加。对开口112的第一区Ⅰ进行离子注入，在能够保证改善界面层可靠性的同时，减小离子注入的范围，从而能够减少离子注入对栅介质层115表面造成的损伤，以及减小离子注入使栅介质层115和伪栅介质层104中的晶格原子发生碰撞而产生的大量缺陷，尽可能减少离子注入本身引入的缺陷，使半导体器件的可靠性得到改善。

在本实施例中，所述改善离子包括氟离子和氮离子。注入氟离子和氮离子的具体工艺参数包括：注入剂量为5e14原子数/平方厘米～2e15原子数/平方厘米，注入能量为1千电子伏～4千电子伏，注入角度为15度～35度，旋转角度为90度，旋转次数为1次。

所述半导体器件还包括金属栅117，位于所述栅介质层115上且填充满所述开口112。

所述半导体器件还包括保护层116，位于伪栅介质层104上且在栅介质层115和金属栅117之间。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。