阅读说明：本技术 用于形成垂直晶体管的取代栅极结构的方法 (Method for forming replacement gate structure of vertical transistor ) 是由 S·索斯 史帝文·本利 于 2019-06-05 设计创作，主要内容包括：本揭示内容针对用于形成垂直晶体管的取代栅极结构的方法的各种具体实施例。揭示于本文的一示范方法主要包括,但不限于：形成第一及第二垂直半导体结构,形成各自毗邻该第一及该第二垂直半导体结构的沟道区的第一及第二牺牲间隔体,形成毗邻该第一及该第二牺牲间隔体的环形间隔体,移除该环形间隔体的端部以暴露该第一及该第二牺牲间隔体的端部,用包括第一栅极绝缘层及第一导电栅极材料的第一取代栅极结构取代该第一牺牲间隔体,用包括第二栅极绝缘层及第二导电栅极材料的第二取代栅极结构取代该第二牺牲间隔体,移除该环形间隔体的剩余部分以界定间隔体空腔,以及形成电介质材料于该间隔体空腔中。(The present disclosure is directed to various embodiments of methods for forming replacement gate structures for vertical transistors. An exemplary method disclosed herein generally includes, but is not limited to: the method includes forming first and second vertical semiconductor structures, forming first and second sacrificial spacers adjacent channel regions of the first and second vertical semiconductor structures, respectively, forming annular spacers adjacent the first and second sacrificial spacers, removing ends of the annular spacers to expose ends of the first and second sacrificial spacers, replacing the first sacrificial spacers with a first replacement gate structure comprising a first gate insulation layer and a first conductive gate material, replacing the second sacrificial spacers with a second replacement gate structure comprising a second gate insulation layer and a second conductive gate material, removing a remaining portion of the annular spacers to define spacer cavities, and forming a dielectric material in the cavity spacers.)

用于形成垂直晶体管的取代栅极结构的方法

技术领域

本揭示内容大体涉及半导体装置的制造，且更特别的是，涉及一种用于形成垂直晶体管的取代栅极结构的方法。

背景技术

制造诸如CPU、储存装置、ASIC(特殊应用集成电路)之类的先进集成电路需要根据指定的电路布局在给定芯片区中形成大量电路元件。场效应晶体管(NMOS及PMOS晶体管)为实质决定此类集成电路的效能的重要电路元件之一。在用例如MOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个晶体管，例如，NMOS晶体管及/或PMOS晶体管。不论NMOS装置还是PMOS装置，场效应晶体管均为平面装置，其通常包括源极区、漏极区、位在源极区与漏极区之间的沟道区、以及位于沟道区之上的栅极结构。栅极结构通常由极薄的栅极绝缘层与用作导电栅极电极的一或多个导电层构成。在场效应晶体管中，是通过施加适当的电压至栅极电极来控制沟道区的导电系数，亦即，导电沟道的驱动电流能力。

场效应晶体管有各种不同组态，例如，平面装置、FinFET装置、垂直晶体管装置等等。随着技术进步，持续存在有减小IC产品总体尺寸的需求以减小含有此类IC产品的消费者产品的尺寸。就先进IC产品而言，具有垂直定向沟道结构的垂直晶体管装置为一个不错的选择，因为利用此类装置能够达成潜在的空间节省。现代集成电路(IC)产品通常包括极大量的主动个别电路元件，例如场效应晶体管，以及许多被动电路元件，例如电容器、电阻器等等。这些电路元件组合成各种配置以做出可执行各种功能的集成电路，而使得IC产品能够执行预期功能。

为了平衡CMOS装置的临界电压，PMOS装置、NMOS装置通常使用不同的栅极材料。栅极材料的形成一般使用以所欲栅极材料取代占位材料(placeholder material)的取代栅极工艺。由于有与垂直晶体管装置关连的空间限制，因此难以实施取代栅极工艺以形成不同的栅极材料。

本揭示内容针对各种方法及所产生的装置，这可解决或至少减少上述问题中的一或多个的影响。

发明内容

以下提出本发明的示范具体实施例的简化概要以提供本发明示范具体实施例的一些方面的基本理解。此概要并非具体描述于本文的本发明示范具体实施例的穷举式总览。它不是旨在识别本发明的关键或重要元件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。

一般而言，本揭示内容针对用于形成垂直晶体管的取代栅极结构的各种方法具体实施例。揭示于本文的一示范方法主要包括：形成第一及第二垂直半导体结构，形成各自毗邻该第一及该第二垂直半导体结构的沟道区的第一及第二牺牲间隔体，形成毗邻该第一及该第二牺牲间隔体的环形间隔体，移除该环形间隔体的端部以暴露该第一及该第二牺牲间隔体的端部，用包括第一栅极绝缘层及第一导电栅极材料的第一取代栅极结构取代该第一牺牲间隔体，用包括第二栅极绝缘层及第二导电栅极材料的第二取代栅极结构取代该第二牺牲间隔体，移除该环形间隔体的剩余部分以界定间隔体空腔，以及形成电介质材料于该间隔体空腔中。

揭示于本文的另一示范方法包括，但不限于：形成具有第一底部源极/漏极区的第一垂直半导体结构，形成具有第二底部源极/漏极区的第二垂直半导体结构，形成底部间隔体于该第一及该第二底部源极/漏极区之上，各自在该第一及该第二垂直半导体结构的侧壁上形成第一及第二牺牲间隔体，形成毗邻该第一及该第二牺牲间隔体的环形间隔体，移除该环形间隔体的端部以暴露该第一及该第二牺牲间隔体的端部，通过该第一及该第二牺牲间隔体的暴露端部来移除该第一及该第二牺牲间隔体以界定毗邻该第一垂直半导体结构的第一栅极空腔与毗邻该第二垂直半导体结构的第二栅极空腔，形成栅极绝缘层于该第一及该第二栅极空腔中，形成第一导电栅极材料于该第一及该第二栅极空腔中，从该第二栅极空腔选择性地移除该第一导电栅极材料的至少一部分，形成第二导电材料于该第二栅极空腔中，移除该环形间隔体的剩余部分以界定间隔体空腔，以及形成电介质材料于该间隔体空腔中。

附图说明

参考以下结合附图的说明可明白本揭示内容，其中类似的元件以相同的附图标记表示，且其中：

图1至图22的横截面图及上视图描绘揭示于本文用于垂直晶体管的形成取代栅极结构的各种方法。

尽管揭示于本文的专利标的容易做成各种修改及替代形式，然而仍以附图举例图示其特定具体实施例且详述于本文。不过，应了解本文所描述的特定及示范具体实施例并非旨在把本发明限定为本文所揭示的特定形式，反而是，本发明是要涵盖落在如随附权利要求书所界定的本发明精神及范畴内的所有修改、等价及替代性陈述。

具体实施方式

以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实现的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实现有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实现而有所不同。此外，应了解，此类开发即复杂又花时间，但尽管如此，对本领域技术人员而言，在阅读本揭示内容后仍将如例行工作一般。

此时以参照附图来描述本发明。示意图示于附图的各种结构、系统及装置仅供解释以及避免本领域技术人员所熟知的细节混淆本发明。尽管如此，仍纳入附图以描述及解释本揭示内容的示范实施例。应使用与相关领域技术人员所熟悉的意思一致的方式理解及解释用于本文的词汇及用语。本文没有特别定义的术语或用语(亦即，与本领域技术人员所理解的普通惯用意思不同的定义)旨在用术语或用语的一致用法来说明。如果术语或用语旨在具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或用语的特定定义。以下所描述的各种材料层可用各种不同已知技术中的任一形成，例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热生长工艺、磊晶生长工艺、旋涂技术等等。此外，如使用于本文及随附权利要求书中的用词“毗邻”是要赋予宽广的解释且应被解释成可涵盖一特征与另一特征实际接触或与该另一特征靠得很近的情况。

图1至图22图示在形成于衬底105上的集成电路装置100中用于形成垂直晶体管的取代栅极结构的各种方法具体实施例。图1图示装置100沿着两个毗邻示范鳍片110A、110B的轴向长度绘出的横截面图。在该示范具体实施例中，鳍片110A为垂直N型晶体管112N的一部分，且鳍片110B为垂直P型晶体管112P的一部分。N型晶体管112N与垂直P型晶体管112P合作以界定为记忆单元中的基本元件的反相器。当然，描述于本文的方法也可应用于其他电路元件。硬掩模层115(例如，包括二氧化硅层及氮化硅层的堆叠)形成于衬底105之上且经图案化为可界定形成鳍片110A、110B的鳍片开口。

鳍片110A、110B形成于以隔离结构120(例如，二氧化硅)为界的主动区内。根据晶体管的类型加以掺杂的底部源极/漏极区125A、125B形成于鳍片110A、110B的基底。形成隔离间断部位(isolationbreak)130以分离设置在鳍片110A、110B之间的底部源极/漏极区125A、125B。在底部源极/漏极区125A、125B之上形成底部间隔体135(例如，二氧化硅)。

衬底105可具有各种形式，例如图示的块状衬底。衬底105也可具有绝缘体上覆硅(SOI)组态，其包括块硅层、埋藏绝缘层及主动层，其中于主动层中及之上形成数个半导体装置。衬底105可由硅或硅锗形成或可由硅以外的材料形成，例如锗。因此，应了解用语“衬底”或“半导体衬底”涵盖所有半导体材料及此类材料的所有形式。衬底105可具有不同的层。例如，鳍片110A、110B可形成于形成于衬底105的基底层(base layer)之上的处理层(process layer)中。一般而言，鳍片110A、110B有数个垂直定向的半导体结构。可使用其他垂直结构，例如柱体。

图2图示执行数个工艺以界定在鳍片110A、110B周围的牺牲间隔体140(例如，低温氧化物(LTO))之后的产品100。执行沉积工艺以形成一层间隔体材料，且执行非等向性蚀刻工艺以移除该层间隔体材料的水平部分，留下牺牲间隔体140。牺牲间隔体140用作为随后形成的栅极结构的占位物(placeholder)。

图3图示在执行数个工艺之后的产品100。执行在说明图2时提及的类似工艺以界定在牺牲间隔体140周围及之上的环形间隔体145(例如，非晶硅)。该环形间隔体145在位于鳍片110A、110B之间的区域中合并。环形间隔体145允许独立使用用于详述于下文的取代栅极工艺的牺牲间隔体140。

图4图示在执行沉积工艺以形成毗邻鳍片110A、110B的电介质层150之后的产品100。执行平坦化工艺以平坦化电介质层150且暴露硬掩模层115及环形间隔体145。

图5图示在执行数个工艺之后的产品100。执行蚀刻工艺以选择性地凹陷环形间隔体145。执行沉积工艺以填充形成于电介质层150之中的凹陷区域，以及执行另一平坦化工艺以再平坦化电介质层150且暴露硬掩模层115及牺牲间隔体140。

图6图示在执行移除硬掩模层115的选择性蚀刻工艺以界定帽盖空腔153之后的产品100。

图7图示在执行数个工艺之后的产品100。执行选择性蚀刻工艺以凹陷牺牲间隔体140。牺牲间隔体140经凹陷成其高度与晶体管112N、112P的沟道长度对应。执行在说明图2时提及的类似工艺以界定在凹陷后的牺牲间隔体140之上的内部间隔体155(例如，氮化硅)。因此，牺牲间隔体140毗邻鳍片110A、110B的沟道区157A、157B。

图8图示在执行数个工艺之后的产品100。执行数个磊晶生长工艺(亦即，使用掩模)以形成顶部源极/漏极区160A、160B的掺杂磊晶材料。执行沉积工艺以形成在顶部源极/漏极区160A、160B之上及电介质层150之上的帽盖层165(例如，氮化硅)。

图9图示在形成覆盖鳍片110A、110B的掩模170同时让环形间隔体145的端部之上的区域袒露之后的产品100。执行一或多个蚀刻工艺以蚀刻帽盖层165及电介质层150以暴露环形间隔体145的端部。

图10图示在执行一或多个选择性蚀刻工艺以移除环形间隔体145的暴露部分且移除掩模层170之后的产品100。环形间隔体145的移除暴露出牺牲间隔体140。

图11图示在执行湿蚀刻工艺以移除牺牲间隔体140以界定各自包围鳍片110A、110B的栅极空腔175A、175B之后的产品100。栅极空腔175A、175B以环形间隔体145的剩余部分为界。

图12图示在执行数个工艺之后的产品100。执行沉积工艺以在栅极空腔175A、175B中形成栅极绝缘层180(例如，高k材料，例如氧化铪)。执行一或多个沉积工艺以在栅极空腔175A、175B中的栅极绝缘层180上方形成第一功函数材料(WFM)层185(例如，导电栅极材料)且过填(overfill)栅极空腔175A、175B。执行蚀刻工艺以移除WFM层185及栅极绝缘层180没有被设置在栅极空腔175A、175B中的部分。WFM层185可为单一材料或由数个不同层组成的堆叠。用于N型装置的示范WFM材料含有TiN(氮化钛)。

图13图示在形成带图案掩模190(例如，有机图案化层(OPL))于晶体管112N之上从而覆盖栅极空腔175A中的WFM层185且暴露栅极空腔175B中的WFM层185之后的产品100。执行选择性湿蚀刻工艺以移除栅极空腔175B的WFM层185，从而重新打开栅极空腔175B。

图14图示在执行数个工艺之后的产品100。掩模190被剥除。执行一或多个沉积工艺以在栅极空腔175B中的栅极绝缘层180上方形成第二功函数材料(WFM)层195(例如，导电栅极材料)且过填栅极空腔175B。执行蚀刻工艺以移除WFM层195没有被设置在栅极空腔175B中的部分。WFM层195可为单一材料或由数个不同层组成的堆叠。用于N型装置的示范WFM材料包括由数层组成的堆叠，例如TiN/TiC/TiN。在一些具体实施例中，栅极绝缘层180的剩余部分的移除可在形成及移除第二WFM层195的多余部分之后发生。栅极绝缘层180和WFM层185、195各自界定栅极结构198A、198B。

图15图示在执行第一沉积工艺以形成衬里(liner)层200(例如，低k电介质)且执行第二沉积工艺以形成电介质层205于衬里层200之上之后的产品100。执行平坦化工艺以移除电介质层205在晶体管112N、112P之上的部分。

图16图示在形成带图案掩模层210于衬里层200之上之后的产品100。掩模层210具有开口215，其位于设置在栅极结构198A、198B之间的环形间隔体145中央部分之上。执行一或多个蚀刻工艺以移除部分的衬里层200、帽盖层165及电介质层150而暴露出环形间隔体145的部分。

图17图示在执行数个工艺之后的产品100。执行剥除工艺以移除掩模层210。通过开口215执行非等向性蚀刻工艺以移除环形间隔体145在栅极结构198A、198B之间的部分以界定接触空腔220。执行蚀刻工艺以移除栅极绝缘层180被接触空腔220暴露的部分。

图18及图19图示在执行数个工艺之后的产品100。执行一或多个沉积工艺以沉积导电材料于接触空腔220中以界定导电耦合栅极结构198A、198B从而形成共享栅极结构的栅极插塞225。栅极插塞225可包括衬里材料(例如，Ti)与填充材料(例如，钨)。执行平坦化工艺以移除导电材料在接触空腔220之外的多余部分且移除部分的衬里层200及电介质层205以暴露出环形间隔体145的剩余部分。由于位在鳍片110A、110B的前面及后面，图18的横截面看不到环形间隔体145。图19的产品100上视图图示在执行平坦化工艺之后的环形间隔体145的剩余部分。

图20图示在执行视需要的蚀刻工艺以凹陷栅极插塞225而界定空腔230之后的产品100。

图21的上视图图示在执行蚀刻工艺以移除环形间隔体145的剩余部分从而暴露底下的底部间隔体135且界定间隔体空腔235之后的产品100。

图22图示在执行第一沉积工艺以在空腔230、235中形成衬里层240(例如，低k电介质)且执行第二沉积工艺以形成电介质层245于衬里层240之上之后的产品100。执行平坦化工艺以平坦化电介质层245。

使用如本文所述的环形间隔体145允许独立地执行取代栅极结构198A、198B的制造，这允许独立地控制装置特性，例如临界电压。尽管装置100图示成具有与N型晶体管112N毗邻且有共享栅极组态的P型晶体管112P，然而使用环形间隔体145以提供取代栅极弹性可提供用于任何类型的装置。此外，该共享栅极组态也为视需要者。可将栅极插塞225构造成只接触取代栅极结构198A、198B中的一者。工艺不限于只提供用于两个不同取代栅极结构198A、198B的不同栅极材料。对于任意多个取代栅极结构可重复选择性掩模及迭代沉积(iterative deposition)和移除步骤。

可执行附加工艺步骤以完成装置100的制造。例如，可形成附加接触以接触底部源极/漏极区125A、125B，顶部源极/漏极区160A、160B，栅极插塞225等等。

以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在以下权利要求书中有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。应注意，在本专利说明书及随附权利要求书中为了描述各种工艺或结构而使用的例如“第一”、“第二”、“第三”或“第四”用语只是用来作为该步骤/结构的简写参考且不一定暗示该步骤/结构按照该顺序次序来进行/形成。当然，取决于确切的权利要求语言，可能需要或不需要这些工艺的顺序次序。因此，本文提出以下的权利要求书寻求保护。