阅读说明：本技术 一种应用于jpeg2000的图像预处理vlsi结构 ([db:专利名称-en]) 是由 梁煜 黄绪 张为 于 2019-09-19 设计创作，主要内容包括：本发明公开一种应用于JPEG2000的图像预处理VLSI结构,包括图像分块模块、图像分块缓存模块、图像分层模块、电平平移归一化模块、颜色变换模块、数据存储模块和通信模块,所述图像分块模块与所述图像分块缓存模块连接,所述图像分块缓存模块的输出端与图像分层模块的输入端连接,所述图像分层模块的输出端与电平平移归一化模块输入端连接,所述电平平移归一化模块的输出端与颜色变换模块的输入端连接,所述颜色变换模块的输出端与数据存储模块的输入端连接,通信模块负责与上位机通信并控制其余模块。本发明通过真正双读写端口缓存和采用新的数据存储方式来存储数据,能兼容处理多种图像规格,并加快处理速度,提升了硬件电路的高效性和灵活性。([db:摘要-en])

一种应用于JPEG2000的图像预处理VLSI结构

技术领域

本发明属于超大规模集成电路(Very Large Scale Integration，简称VLSI)设计范畴，涉及一种高效灵活应用于JPEG2000的图像预处理VLSI结构。

背景技术

随着光电传感器技术的快速发展，图像分辨率迅速增加，图像数据量增长迅速，海量的高清图像数据给有限的存储容量和传输带宽造成了巨大的压力，然而这些原始图像数据当中包含了许多冗余信息。为了节约存储资源以及传输带宽，在不影响图像信息获取的前提下，应该对原始图像数据进行一定程度的压缩，去除当中的冗余信息。可以用较少的比特数据表示高质量的原始图像数据的技术就是图像压缩编码技术。

图像预处理是原始图像数据进行图像压缩编码过程的第一步，在图像压缩以及视频压缩等领域获得了广泛的应用，尤其是在JPEG2000压缩编码过程中，图像预处理是必不可少的。在硬件电路中，图像预处理的效果直接影响到后续图像压缩编码过程的效率，因此设计高效、灵活的硬件架构具有重要意义，其中适用处理不同规格的原始图像数据和便于硬件实现成为图像预处理结构优化设计的主要考虑因素。

发明内容

针对上述现有技术，考虑到硬件电路设计的复杂性高、不易实现以及针对处理多种图像格式的兼容性差，本发明的目的是提供一种应用于JPEG2000的图像预处理VLSI结构，用以解决现有的图像预处理电路结构复杂和图像处理效率低的问题。

为了实现上述目的，本发明提出的一种应用于JPEG2000的图像预处理VLSI结构，包括图像分块模块、图像分块缓存模块、图像分层模块、电平平移归一化模块、颜色变换模块、数据存储模块和通信模块，所述图像分块模块与所述图像分块缓存模块连接，所述图像分块缓存模块的输出端与图像分层模块的输入端连接，所述图像分层模块的输出端与电平平移归一化模块输入端连接，所述电平平移归一化模块的输出端与颜色变换模块的输入端连接，所述颜色变换模块的输出端与数据存储模块的输入端连接，所述通信模块通过RS232串口与上位机进行通信，获得图像信息规格，并控制其余模块依次进行工作；所述图像分块模块用于对原始图像数据进行分块，原始图像数据是128像素的倍数，所述图像分层模块用于对原始图像数据进行分层，原始图像数据位宽是8bit的倍数，所述图像分块缓存模块和数据存储模块均使用双端口同时工作内存。

进一步讲，所述图像分层模块采用乒乓交替式处理图像分块后的数据。

所述数据存储模块大小为128*128*8bit。

与现有技术相比，本发明的有益效果是：

本发明提出的应用于JPEG2000的图像预处理VLSI结构的分块、分层操作可以处理不同规格的原始图像，原始图像的尺寸是128的倍数，原始图像数据位宽是8的倍数即可，大大提升了硬件电路处理图像的灵活性，并且将图像分解成128*128*8bit大小的图像块进行后续处理，有效减小了硬件结构的复杂性，十分便于硬件实现。

附图说明

图1为本发明的图像预处理VLSI结构原理图；

图2为本发明电平平移归一化扫描方式；

图3为本发明图像预处理流程图。

具体实施方式

下面结合附图及具体实施例对本发明做进一步的说明，但下述实施例绝非对本发明有任何限制。

如图1所示，本发明为一种灵活、高效的应用于JPEG2000压缩编码的图像预处理VLSI结构，适用于处理原始图像数据是128像素的倍数，原始图像数据位宽是8bit的倍数，即适用于处理图像规格为128*128*8bit、128*128*16bit、128*128*24bit、256*256*8bit、256*256*16bit、256*256*24bit、512*512*8bit、512*512*16bit、512*512*24bit、1024*1024*8bit、1024*1024*16bit和1024*1024*24bit等。该图像预处理VLSI结构包括图像分块模块、图像分块缓存模块、图像分层模块、电平平移归一化模块、颜色变换模块、数据存储模块和通信模块，所述图像分块模块与所述图像分块缓存模块连接，所述图像分块缓存模块的输出端与图像分层模块的输入端连接，所述图像分层模块的输出端与电平平移归一化模块输入端连接，所述电平平移归一化模块的输出端与颜色变换模块的输入端连接，所述颜色变换模块的输出端与数据存储模块的输入端连接，所述通信模块通过RS232串口与上位机进行通信，获得图像信息规格，并控制其余模块依次进行工作；所述图像分块模块用于对原始图像数据进行分块，所述图像分层模块用于对原始图像数据进行分层，采用乒乓交替式处理图像分块后的数据。所述图像分块缓存模块和数据存储模块均使用双端口同时工作内存，所述数据存储模块大小为128*128*8bit，通过真正双读写端口缓存和采用新的数据存储方式来存储数据，能兼容处理多种图像规格，并加快处理速度，提升了硬件电路的高效性和灵活性。

新的一帧图像数据输入，上位机通过RS232串口将图像数据规格发送到通信模块，通信模块控制图像分块模块对原始图像数据进行分块操作，将原始图像分成128*128大小的tile块并存储于缓存内，对每一个新的tile块进行图像分层操作，若图像数据位宽为8位，则直接进行电平平移操作及颜色变换操作，若图像数据位宽为16位或24位，图像分层模块对每个tile块进行乒乓交替式处理，生成128*128*8bit大小的标准tile块，对此标准tile块依次进行电平平移操作及颜色变换操作，将最终数据存储于数据存储模块。

本架构采用三级流水线结构，图像分层、电平平移归一化和颜色变换依次进行，对时钟频率的利用率较高。在电平平移归一化模块中，对标准128*128*8bit大小的tile块进行Z字型扫描，如图2所示。当所有数据处理完毕存储于存储模块内，通信模块通过串口发送信号至上位机，请求处理下一帧图像。

如图3所示，使用本发明进行图像预处理的步骤如下：

步骤一、当开始处理新的一帧图像时，由上位机发送原始图像的规格，规格包括图像尺寸大小，图像数据位宽；

步骤二、通过解析上位机指令，对原始图像数据进行分块操作，将原始图像分解成128*128像素大小的图像块；

步骤三、对分解生成的每一128*128大小的图像块进行如下处理：

通过解析上位机指令，对生成的128*128大小的图像块进行分层操作，将128*128大小的图像块分解成128*128*8bit的图像块；对该128*128*8bit的图像块进行电平平移归一化操作；对电平平移归一化后的图像块进行颜色变换处理；

直到将步骤二中分解生成出的128*128大小的图像块处理完毕；

步骤四、重复上述步骤一～步骤三，直到完成所有图像的预处理。

尽管上面结合附图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。