阅读说明：本技术 触发器电路 (Flip-flop circuit ) 是由 徐薪承 曹太和 林柏青 于 2018-06-19 设计创作，主要内容包括：一种触发器电路,包含:一输入端、一输出端、一控制电路以及一逻辑电路。该控制电路耦接至该输入端以及该输出端。该控制电路自该输入端接收一输入电压并自该输出端接收一输出电压,且该控制电路至少根据该输入电压以及该输出电压来产生多个参考电压。该逻辑电路耦接至该控制电路以及该输出端。当该输入电压从一第一电压值转换为一第二电压值时,该控制电路通过该多个参考电压来控制该逻辑电路以将该输出电压从该第二电压值转换为该第一电压值。(A flip-flop circuit includes an input terminal, an output terminal, a control circuit, and a logic circuit. The control circuit is coupled to the input terminal and the output terminal. The control circuit receives an input voltage from the input terminal and an output voltage from the output terminal, and the control circuit generates a plurality of reference voltages at least according to the input voltage and the output voltage. The logic circuit is coupled to the control circuit and the output terminal. When the input voltage is converted from a first voltage value to a second voltage value, the control circuit controls the logic circuit through the plurality of reference voltages to convert the output voltage from the second voltage value to the first voltage value.)

触发器电路

技术领域

本发明属于一电子电路领域，尤指一种具有保护措施的触发器电路。

背景技术

随着互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)技术的快速发展，晶体管的尺寸持续地被缩小以减少晶片面积，从而增加操作速度以及节省功耗。然而，随着晶体管尺寸持续地被缩小，栅极氧化层和晶体管沟道也持续缩小，晶体管电极(栅极、漏极、源极与基极)任两端的最大可允许跨压随之减少。若一晶体管的任两端点电压差大于额定电压(nominal voltage)，该晶体管将会受损。目前先进CMOS制程的额定电压越来越低，因此传统的CMOS施密特触发器(Schmitt trigger)电路面临电源电压高于额定电压导致晶体管受损的问题。

发明内容

本发明的目的之一在于提供一种触发器电路以解决上述问题。

根据本发明的一实施例，揭露一种触发器电路，包含:一输入端、一输出端、一控制电路以及一逻辑电路。该控制电路耦接至该输入端以及该输出端。该控制电路自该输入端接收一输入电压并自该输出端接收一输出电压，且该控制电路至少根据该输入电压以及该输出电压来产生多个参考电压。该逻辑电路耦接至该控制电路以及该输出端。当该输入电压从一第一电压值转换为一第二电压值时，该控制电路通过该多个参考电压来控制该逻辑电路以将该输出电压从该第二电压值转换为该第一电压值。

附图说明

图1是根据本发明一实施例的一触发器电路的示意图。

图2是根据本发明一实施例的逻辑电路的示意图。

图3是根据本发明一第一实施例的逻辑电路的操作示意图。

图4是根据本发明一第二实施例的逻辑电路的操作示意图。

图5是根据本发明一实施例的控制电路的示意图。

图6是根据本发明一实施例的控制电路中比较电路的示意图。

具体实施方式

在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬体制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的「包含」是为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此是包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。

图1是根据本发明一实施例的一触发器电路10的示意图，如图1所示，触发器电路10包含一输入端IN、一输出端OUT、一控制电路110以及一逻辑电路120，其中控制电路110自输入端IN接收一输入电压V_in，且自输出端OUT接收输出电压V_out，并且根据输入电压V_in与输出电压V_out产生参考电压VSS、VDD、VDD*2…VDD*n，其中参考电压VSS可以为一接地电压，换句话说，参考电压VSS可以为触发器电路10中的电位最低点，而参考电压VDD为制造触发器电路10时所使用的半导体制程下所能使用的最高电压，也称作额定电压。n可以为一大于2的正整数，n的值实际上取决于实际应用，亦即，本发明不限定n的值，参考电压VDD*n即代表n倍于参考电压VDD的一参考电压，参考电压VDD*n可以是通过外部输入经控制电路110输出至逻辑电路120的一参考电压。

在本发明中，当输入端IN上的输入电压V_in自参考电压VSS转换为参考电压VDD*n时，触发器电路10通过控制电路110与逻辑电路120使得输出端OUT上的输出电压V_out由参考电压VDD*n转换为参考电压VSS；同样地，当输入端IN上的输入电压V_in自参考电压VDD*n转换为参考电压VSS时，触发器电路10通过控制电路110与逻辑电路120使得输出端上OUT上的输出电压V_out由参考电压VSS转换为参考电压VDD*n，详细转换过程将于后续段落描述。

图2是根据本发明一实施例的逻辑电路120的示意图，如图2所示，逻辑电路120由P型金属氧化物半导体场效应晶体管(后续说明书段落中简称为晶体管)MP1、MP2…MPn与MP(n+1)以及N型晶体管MN1、MN2…MNn与MN(n+1)所迭接(cascode)而成，此处的n与图1中的参考电压VDD*n的n相同，皆代表一正整数，例如3、4、5等等。逻辑电路120中的P型晶体管以及N型晶体管分别通过栅极端自控制电路110接收参考电压来控制晶体管的开关状态，而晶体管MP(n+1)的一源极端耦接至参考电压VDD*n且晶体管MN(n+1)的一源极端耦接至参考电压VSS，需注意的是，此处的参考电压VDD*n与参考电压VSS可以是直接由外部输入或通过控制电路110所产生。另外，控制电路110传送参考电压至晶体管MPn的一源极端以及晶体管MNn的一源极端，并且根据输出电压V_out的电压值决定晶体管MPn的源极端以及晶体管MNn的源极端所接收的参考电压值，藉此控制晶体管MPn以及晶体管MNn的开关状态，并因此完成输出电压V_out的转换。

图3是根据本发明一第一实施例的逻辑电路120的操作示意图，在本实施例中n为2，换句话说，逻辑电路120包含P型晶体管MP1、MP2与MP3以及N型晶体管MN1、MN2与MN3，且彼此迭接如图3所示。本实施例描述当输入电压V_in自参考电压VSS转换为VDD*2时，逻辑电路120的操作。初始状态(图3中以数字1为标记为第1步)，当输入电压V_in为参考电压VSS时，输出电压V_out应为上个转换状态的参考电压VDD*2，此时，P型晶体管MP1-MP3的栅极端皆自控制电路110接收参考电压VDD，而N型晶体管MN1-MN3的栅极端分别自控制电路110接收参考电压VDD*2、VDD以及VSS；接着，输入电压V_in自参考电压VSS开始增加，控制电路110传送参考电压VDD至N型晶体管MN1-MN3的栅极端(图3中以数字2标记为第2步)，而本领域具通常知识者应能轻易理解，当触发器电路的输入电压由低电位增加到高电位时，必须在高过高阀值电压后输出电压才会进行转换，因此，输入电压V_in自参考电压VSS开始增加但未达高阀值电压时，控制电路110另外传送参考电压VDD至N型晶体管MN2的源极端(图3中以数字3标记为第3步)，使得N型晶体管MN2的栅极端与源极端皆接收参考电压VDD而关闭。接着，当输入电压V_in超过高阀值电压后，控制电路110停止传送参考电压VDD至N型晶体管MN2的源极端，N型晶体管MN2因此开启，此时，N型晶体管MN1-MN3皆为开启，并传送参考电压VSS至输出端OUT，使得输出电压V_out自参考电压VDD*2转换为参考电压VSS(图3中以数字4标记为第4步)。接着，控制电路110以参考电压VSS为起始并以参考电压VDD为间隔分别传送参考电压至P型晶体管MP1-MP3，详细来说，P型晶体管MP1的栅极接收参考电压VSS，P型晶体管MP2的栅极接收参考电压VDD，而P型晶体管MP3的栅极接收参考电压VDD*2，使得栅极电压呈现一等差数列{VSS、VDD、VDD*2}，而P型晶体管MP3因为其栅极电压为VDD*2，将呈现关闭状态，其余P型晶体管因为栅极电压为以VDD为间隔的递减电压而产生降压功能。如此一来，输出电压V_out成功转换为参考电压VSS而逻辑电路120内的任一晶体管的任两端点电压将不会超过额定电压，大幅降低晶体管损坏的可能。

图4是根据本发明一第二实施例的逻辑电路120的操作示意图，同样地，在本实施例中n为2，换句话说，逻辑电路120包含P型晶体管MP1、MP2与MP3以及N型晶体管MN1、MN2与MN3，且彼此迭接如图4所示。本实施例描述当输入电压V_in自参考电压VDD*2转换为VSS时，逻辑电路120的操作。初始状态(图4中以数字1为标记为第1步)，当输入电压V_in为参考电压VDD*2时，输出电压V_out应为上个转换状态的参考电压VSS，此时，N型晶体管MN1-MN3的栅极端皆自控制电路110接收参考电压VDD，而P型晶体管MP1-MP3的栅极端分别自控制电路110接收参考电压VSS、VDD以及VDD*2；接着，输入电压V_in自参考电压VDD*2开始下降，控制电路110传送参考电压VDD至P型晶体管MP1-MP3的栅极端(图4中以数字2标记为第2步)，如同图3的实施例中所述，触发器电路的输入电压由高电位下降到低电位时，必须在低过低阀值电压后输出电压才会进行转换，因此，输入电压V_in自参考电压VDD*2开始下降但未达低阀值电压时，控制电路110另外传送参考电压VDD至P型晶体管MP2的源极端(图4中以数字3标记为第3步)，使得P型晶体管MP2的栅极端与源极端皆接收参考电压VDD而关闭。接着，当输入电压V_in低过低阀值电压后，控制电路110停止传送参考电压VDD至P型晶体管MP2的源极端，P型晶体管MP2因此开启，此时，P型晶体管MP1-MP3皆为开启，并传送参考电压VDD*2至输出端OUT，使得输出电压V_out自参考电压VSS转换为参考电压VDD*2(图4中以数字4标记为第4步)。接着，控制电路110以参考电压VDD*2为起始并以参考电压VDD为间隔分别传送参考电压至N型晶体管MN1-MN3，详细来说，N型晶体管MN1的栅极接收参考电压VDD*2，N型晶体管MN2的栅极接收参考电压VDD，而N型晶体管MN3的栅极接收参考电压VSS，使得栅极电压呈现一等差数列{VSS、VDD、VDD*2}，而N型晶体管MN3因为其栅极电压为VSS，将呈现关闭状态，其余N型晶体管因为栅极电压为以VDD为间隔的递减电压而产生降压功能。如此一来，输出电压V_out成功转换为参考电压VDD*2而逻辑电路120内的任一晶体管的任两端点电压将不会超过额定电压，大幅降低晶体管损坏的可能。

需注意的是，在图3与图4的实施例中，皆以n＝2为范例说明，但此并非本发明的一限制，当参考电压VDD*n因n的值越高(例如n＝3、4、5…)而越大时，逻辑电路120中所迭接的晶体管数量也同样增加，因此仍然可维持逻辑电路120内的任一晶体管的任两端点电压将不会超过额定电压，藉以保护电路。另外，本发明并不限定控制电路110的实施方式，在某实施例中，控制电路110可以硬件方式实现，例如，控制电路110可以为一处理器，然而在其他实施例中，控制电路110可以软件、固件等方式实现，只要控制电路110能产生参考电压VSS、VDD…VDD*(n-1)、VDD*n至逻辑电路120，皆应隶属本发明的范畴。

图5是根据本发明一实施例的控制电路110的示意图，如图5所示，控制电路110包含比较电路510、520、530与540以及开关电路550与560，在图5中因保持图示简洁与方便阅读理解，将开关电路550与560以及比较电路510、520、530与540分开，但本实施例中开关电路550与560以及比较电路510、520、530与540皆实现于同一电路之中。在本实施例中，开关电路550与560分别以P型晶体管SW1与N型晶体管SW2来实现。然而，在其他实施例中，比较电路510、520、530与540以及开关电路550与560可分别独立实现，并不限定实现于同一电路之中。详细来说，比较电路510用以比较输入电压V_in以及参考电压VDD，并且输出两者之中较高者至P型晶体管MP3的栅极端；比较电路520用以比较输出电压V_out以及参考电压VDD，并且输出两者之中较低者至P型晶体管MP1的栅极端；比较电路530用以比较输出电压V_out以及参考电压VDD，并且输出两者之中较高者至N型晶体管MN1的栅极端；比较电路540用以比较输入电压V_in以及参考电压VDD，并且输出两者之中较低者至N型晶体管MN3的栅极端；并且，控制电路110将参考电压VDD耦接至P型晶体管MP2以及N型晶体管MN2的栅极端。另外，开关电路550与560根据输出电压V_out的电压值来判断是否导通晶体管SW1与SW2，若导通，将分别传送参考电压VDD至P型晶体管MP2以及N型晶体管MN2的源极端。

同时参考图3与图5，当起始状态时，输入电压V_in为参考电压VSS，输出电压V_out为VDD*2，因此根据比较电路510-520的特性，P型晶体管MP1-MP3的栅极端皆自控制电路110接收参考电压VDD，而根据比较电路530-540的特性，N型晶体管MN1-MN3的栅极端分别自控制电路110接收参考电压VDD*2、VDD与VSS。另外，开关电路560因输出电压V_out为VDD*2而导通以传送参考电压VDD至N型晶体管MN2的源极端，由于N型晶体管MN2的栅极端与源极端皆为参考电压VDD而关闭。随着输入电压V_in自参考电压VSS上升至参考电压VDD*2后，P型晶体管MP2-MP3的栅极端分别自控制电路110接收参考电压VDD、VDD*2且N型晶体管MN3自控制电路110接收参考电压VDD。而此时输出电压V_out逐渐下降，最后导致开关电路560的关闭，而N型晶体管MN1-MN3因此全数导通，藉此输出电压V_out转换为参考电压VSS以完成转换，并且N型晶体管MN1与MN2的栅极端接收参考电压VDD而P型晶体管MP1的栅极端接收参考电压VSS，藉此实现图3的实施例。

同时参考图4与图5，当起始状态时，输入电压V_in为参考电压VDD*2，输出电压V_out为VSS，因此根据比较电路510-520的特性，P型晶体管MP1-MP3的栅极端分别自控制电路110接收参考电压VSS、VDD与VDD*2，而根据比较电路530-540的特性，N型晶体管MN1-MN3的栅极端皆自控制电路110接收参考电压VDD。另外，开关电路550因输出电压V_out为VSS而导通以传送参考电压VDD至P型晶体管MP2的源极端，由于P型晶体管MP2的栅极端与源极端皆为参考电压VDD而关闭。随着输入电压V_in自参考电压VDD*2下降至参考电压VSS后，P型晶体管MP2-MP3的栅极端皆自控制电路110接收参考电压VDD且N型晶体管MN3自控制电路110接收参考电压VSS。而此时输出电压V_out逐渐上升，最后导致开关电路550的关闭，而P型晶体管MP1-MP3因此全数导通，藉此输出电压V_out转换为参考电压VDD*2以完成转换，并且N型晶体管MN1与MN2的栅极端分别接收参考电压VDD*2与VDD而P型晶体管MP1的栅极端接收参考电压VDD，藉此实现图4的实施例。

图6是根据本发明一实施例的控制电路110中比较电路510-540的示意图，如图6所示，比较电路510-540皆以两个晶体管所实现，详细来说，比较电路510包含P型晶体管MPX与MPY，其中P型晶体管MPX的栅极耦接至参考电压VDD，P型晶体管MPY的栅极耦接至输入电压V_in，且P型晶体管MPX与MPY的源极端皆耦接至P型晶体管MP3的栅极端，藉此将输出输入电压V_in与参考电压VDD之中电压较高者至P型晶体管MP3的栅极端；比较电路520包含N型晶体管MNX与MNY，其中N型晶体管MNX的栅极耦接至参考电压VDD，N型晶体管MNY的栅极耦接至输出电压V_out，且N型晶体管MPX与MPY的源极端皆耦接至P型晶体管MP1的栅极端，藉此将输出输出电压V_out与参考电压VDD之中电压较低者至P型晶体管MP1的栅极端；比较电路530包含P型晶体管MPI与MPJ，其中P型晶体管MPI的栅极耦接至参考电压VDD，P型晶体管MPJ的栅极耦接至输出电压V_out，且P型晶体管MPI与MPJ的源极端皆耦接至N型晶体管MN1的栅极端，藉此将输出输出电压V_out与参考电压VDD之中电压较高者至N型晶体管MN1的栅极端；比较电路540包含N型晶体管MNI与MNJ，其中N型晶体管MNI的栅极耦接至参考电压VDD，N型晶体管MNJ的栅极耦接至输入电压V_in，且N型晶体管MNI与MNJ的源极端皆耦接至N型晶体管MN3的栅极端，藉此将输出输入电压V_in与参考电压VDD之中电压较低者至N型晶体管MN3的栅极端。

简单归纳本发明，通过控制电路110传送不同的参考电压至逻辑电路120中迭接的晶体管，使得输出电压在转换完成后，逻辑电路120中任一晶体管的两端点将不会超过额定电压，如此一来将可大幅降低晶体管损坏的风险。

以上所述仅为本发明之较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

符号说明

10 触发器电路

110 控制电路

120 逻辑电路

IN 输入端

OUT 输出端

V_in 输入电压

V_out 输出电压

VSS、VDD、VDD*2…VDD*n 参考电压

MP1-MP3、MPn、MP(n+1)、MPX、MPY、MPI、MPJ、SW1 P型晶体管

MN1-MN3、MNn、MN(n+1)、MNX、MNY、MNI、MNJ、SW2 N型晶体管

510-540 比较电路

550-560 开关电路