阅读说明：本技术 一种脉冲产生电路 (Pulse generating circuit ) 是由 彭家旭 于 2019-04-16 设计创作，主要内容包括：本发明实施例公开了一种脉冲产生电路,所述脉冲产生电路包括：控制电路以及脉冲信号生成电路；其中,所述控制电路适于接入所述脉冲信号生成电路生成的脉冲信号,所述控制电路适于响应于所述脉冲信号的第一边沿,延时输出控制信号的第二边沿,所述第二边沿的跳变方向与所述第一边沿反向；所述脉冲信号生成电路适于接入时钟信号以及所述控制信号,所述脉冲信号生成电路适于跟随时钟信号的第一边沿生成所述脉冲信号的第一边沿,并且适于跟随所述控制信号的第二边沿生成所述脉冲信号的第二边沿。本发明实施例中的技术方案可以改变输出的脉冲信号的脉冲宽度。(The embodiment of the invention discloses a pulse generating circuit, which comprises: a control circuit and a pulse signal generating circuit; the control circuit is suitable for being connected into the pulse signal generated by the pulse signal generating circuit, and the control circuit is suitable for responding to a first edge of the pulse signal and delaying to output a second edge of the control signal, wherein the transition direction of the second edge is opposite to that of the first edge; the pulse signal generating circuit is suitable for being connected with a clock signal and the control signal, and is suitable for generating a first edge of the pulse signal along with a first edge of the clock signal and generating a second edge of the pulse signal along with a second edge of the control signal. The technical scheme in the embodiment of the invention can change the pulse width of the output pulse signal.)

一种脉冲产生电路

技术领域

本发明涉及电路领域，尤其涉及一种脉冲产生电路。

背景技术

非易失存储器(Non-volatile Memory，NVM)的出现，为扩展计算机内存提供了新的途径，被广泛应用到各种系统级芯片(System on Chip，SOC)当中。

在IP与系统接口通信协议上，往往都有各自的时序限制，系统时钟的误操作，例如，时钟占空比变化等，对读出IP的数据是否正确，具有重大影响。

如何改变输出的脉冲信号的脉冲宽度的成为亟待解决的问题。

发明内容

本发明解决的问题是改变输出的脉冲信号的脉冲宽度。

为解决上述问题，本发明提供一种脉冲产生电路，包括：控制电路以及脉冲信号生成电路；其中，所述控制电路适于接入所述脉冲信号生成电路生成的脉冲信号，所述控制电路适于响应于所述脉冲信号的第一边沿，延时输出控制信号的第二边沿，所述第二边沿的跳变方向与所述第一边沿反向；所述脉冲信号生成电路适于接入时钟信号以及所述控制信号，所述脉冲信号生成电路适于跟随时钟信号的第一边沿生成所述脉冲信号的第一边沿，并且适于跟随所述控制信号的第二边沿生成所述脉冲信号的第二边沿。

可选的，所述脉冲信号生成电路包括：第一初始脉冲信号生成电路，第二初始脉冲信号生成电路，以及分别与所述第一初始脉冲信号生成电路以及所述第二初始脉冲信号生成电路耦接的反向电路；所述第一初始脉冲信号生成电路适于在所述时钟信号为第一电平时，跟随所述时钟信号的第一边沿生成初始脉冲信号的第二边沿，并且适于在所述时钟信号的第二边沿到来前，维持所述初始脉冲信号为第二电平；所述第二初始脉冲信号生成电路适于在所述时钟信号为第二电平且所述控制信号的第二边沿到来前，维持所述初始脉冲信号的第二电平，并且适于在所述时钟信号为第二电平时，跟随所述控制信号的第二边沿生成所述初始脉冲信号的第一边沿；所述反向电路适于对所述初始脉冲信号进行取反，输出所述脉冲信号的第一边沿以及第二边沿；其中，所述第一边沿为所述第一电平跳变至所述第二电平的边沿，所述第二边沿为所述第二电平跳变至所述第一电平的边沿。

可选的，所述第一边沿为上升沿，所述第二边沿为下降沿，所述第一电平为高电平，所述第二电平为低电平，所述第一初始脉冲信号生成电路包括：前置信号生成子电路，第一初始脉冲信号生成子电路，第一开关子电路，以及锁定子电路；所述前置信号生成子电路的输入端耦接至电源，所述前置信号生成子电路适于在所述时钟信号为低电平时，根据所述电源提供的电压，输出高电平的前置信号；所述第一初始脉冲信号生成子电路的输入端适于接入所述前置信号以及所述控制信号，所述第一初始脉冲信号生成子电路适于根据所述前置信号以及所述控制信号，生成第一初始脉冲信号；所述第一开关子电路的输入端适于接入所述第一初始脉冲信号，适于在所述时钟信号为高电平时接通，生成所述初始脉冲信号的下降沿，并且适于在所述时钟信号的下降沿到来前，维持所述初始脉冲信号为低电平；所述锁定子电路的输入端适于接入所述第一初始脉冲信号，适于在所述时钟信号为低电平时，基于所述第一初始脉冲信号对所述前置信号进行锁定。

可选的，所述第一初始脉冲信号生成子电路包括第一与非门。

可选的，所述时钟信号包括正向时钟信号以及反向时钟信号，所述时钟信号的第一边沿为所述正向时钟信号的上升沿，所述时钟信号的第二边沿为所述正向时钟信号的下降沿；所述第一开关子电路包括：第一PMOS管以及第一NMOS管；所述第一PMOS管的源极耦接至所述第一初始脉冲信号生成子电路的输出端，所述第一PMOS管的栅极耦接至所述反向时钟信号，所述第一PMOS管的漏极耦接至所述反向电路的输入端；所述第一NMOS管的漏极耦接至所述第一PMOS管的源极，所述第一NMOS管的栅极耦接至所述正向时钟信号，所述第一NMOS管的源极耦接所述第一PMOS管的漏极。

可选的，所述时钟信号包括正向时钟信号以及反向时钟信号，所述时钟信号的第一边沿为所述正向时钟信号的上升沿，所述时钟信号的第二边沿为所述正向时钟信号的下降沿；所述前置信号生成子电路包括：第二PMOS管以及第二NMOS管；所述第二PMOS管的源极耦接至电源，所述第二PMOS管的栅极耦接至所述正向时钟信号，所述第二PMOS管的漏极耦接至所述第一初始脉冲信号生成子电路的输入端；所述第二NMOS管的漏极耦接至电源，所述第二NMOS管的栅极耦接至所述反向时钟信号，所述第二NMOS管的源极耦接所述第二PMOS管的漏极。

可选的，所述时钟信号包括正向时钟信号以及反向时钟信号，所述时钟信号的第一边沿为所述正向时钟信号的上升沿，所述时钟信号的第二边沿为所述正向时钟信号的下降沿；所述锁定子电路包括：第三PMOS管、第四PMOS管、第三NMOS管以及第四NMOS管；所述第三PMOS管的源极耦接至电源，所述第三PMOS管的栅极耦接至所述反向时钟信号，所述第三PMOS管的漏极耦接至所述第四PMOS管的源极；所述第四PMOS管的栅极耦接至所述第一初始脉冲信号生成子电路的输出端，所述第四PMOS管的漏极耦接至所述第一初始脉冲信号生成子电路的输入端；所述第三NMOS管的漏极耦接至所述第四PMOS管的漏极，所述第三NMOS管的栅极耦接至所述第四PMOS管的栅极，所述第三NMOS管的源极耦接至所述第四NMOS管的漏极；所述第四NMOS管的栅极耦接至所述正向时钟信号，所述第四NMOS管的源极接地。

可选的，所述第一边沿为上升沿，所述第二边沿为下降沿，所述第一电平为高电平，所述第二电平为低电平，所述第二初始脉冲信号生成电路包括：第二初始脉冲信号生成子电路以及第二开关子电路；所述第二初始脉冲信号生成子电路的输入端适于接入所述脉冲信号以及所述控制信号，所述第二初始脉冲信号生成子电路适于根据所述控制信号以及所述脉冲信号，生成第二初始脉冲信号；所述第二开关子电路的输入端适于接入所述第二初始脉冲信号，适于在所述时钟信号为低电平时接通，并且适于在所述控制信号的下降沿到来前，维持所述初始脉冲信号为低电平，跟随所述控制信号的下降沿生成所述初始脉冲信号的上升沿。

可选的，所述第二初始脉冲信号生成子电路包括第二与非门。

可选的，所述时钟信号包括正向时钟信号以及反向时钟信号，所述时钟信号的第一边沿为所述正向时钟信号的上升沿，所述时钟信号的第二边沿为所述正向时钟信号的下降沿；所述第二开关子电路包括：第五PMOS管以及第五NMOS管；所述第五PMOS管的源极耦接至所述第二初始脉冲信号生成子电路的输出端，所述第五PMOS管的栅极耦接至所述正向时钟信号，所述第五PMOS管的漏极耦接至所述反向电路的输入端；所述第五NMOS管的漏极耦接至所述第二初始脉冲信号生成子电路的输出端，所述第五NMOS管的栅极耦接至所述反向时钟信号，所述第五NMOS管的源极耦接至所述第五PMOS管的漏极。

可选的，所反向电路包括第一反相器。

可选的，所述控制电路包括：第二反相器、第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管、第九PMOS管、第八NMOS管、第三反相器以及第四反相器；所述第二反相器的输入端耦接至所述脉冲信号生成电路的输出端，所述第二反相器的输出端耦接至所述第六PMOS管以及所述第六NMOS管的栅极；所述第六PMOS管的源极耦接至电源，所述第六PMOS管的漏极耦接至所述第七PMOS管的源极；所述第七PMOS管的栅极接地，所述第七PMOS管的漏极耦接至所述第八PMOS管的源极；所述第八PMOS管的栅极接地，所述第八PMOS管的漏极耦接至所述第六NMOS管的漏极；所述第六NMOS管的源极接地，所述第六NMOS管的漏极耦接至所述九PMOS管的栅极；所述第七NMOS管的栅极耦接至所述第六NMOS管的漏极，所述第七NMOS管的源极以及漏极均接地；所述第九PMOS管的源极耦接至电源，所述第九PMOS管的栅极耦接至所述第八NMOS管的栅极，所述第九PMOS管的漏极耦接至所述第八NMOS管的漏极；所述第八NMOS管源极接地，所述第八NMOS管的漏极耦接至所述第三反相器的输入端；所述第三反相器的输出端耦接至所述第四反相器的输入端；所述第四反相器的输出端适于输出所述控制信号。

可选的，所述脉冲产生电路还包括：时钟信号生成电路，所述时钟信号生成电路以初始时钟信号为输入，输出所述时钟信号。

可选的，所述时钟信号包括正向时钟信号以及反向时钟信号；所述时钟信号生成电路包括：第五反相器以及第六反相器；所述第五反相器的输出端与所述第六反相器的输入端耦接，所述第五反相器适于对输入的所述初始时钟信号进行取反，输出所述反向时钟信号；所述第六反相器适于对所述反向时钟信号进行取反，输出所述正向时钟信号。

可选的，脉冲产生电路还包括：整形输出电路，所述整形输出电路适于对所述脉冲信号生成电路生成的脉冲信号进行整形并输出。

可选的，所述整形输出电路包括：第七反相器以及第八反相器；所述第七反相器的输入端耦接至所述脉冲信号生成电路的输出端，所述第七反相器的输出端耦接至所述第八反相器的输入端，所述第七反相器以及所述第八反相器适于对所述脉冲信号进行整形并输出。

可选的，所述控制电路的延时时长大于所述时钟信号的第一电平周期。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明实施例中，脉冲产生电路包括控制电路以及脉冲信号生成电路，其中，所述控制电路适于接入所述脉冲信号生成电路生成的脉冲信号，所述控制电路适于响应于所述脉冲信号的第一边沿，延时输出控制信号的第二边沿，所述第二边沿的跳变方向与所述第一边沿反向，所述脉冲信号生成电路适于接入时钟信号以及所述控制信号，所述脉冲信号生成电路适于跟随时钟信号的第一边沿生成所述脉冲信号的第一边沿，并且适于跟随所述控制信号的第二边沿生成所述脉冲信号的第二边沿。从而，脉冲信号的第二边沿跟随所述控制信号的第二边沿生成，可以通过调整控制电路输出控制信号的第二边沿的时间，调整脉冲信号第二边沿的生成时间，进而实现对脉冲信号的脉冲宽度的调节。

附图说明

图1是一种脉冲产生电路的结构示意图；

图2是一种脉冲产生电路生成的脉冲信号的波形图；

图3是本发明实施例中一种脉冲产生电路的结构示意图；

图4是本发明实施例中一种第一初始脉冲信号产生电路的结构示意图；

图5是本发明实施例中一种第二初始脉冲信号产生电路的结构示意图；

图6是本发明一具体实施例中脉冲产生电路的结构示意图；

图7是图6所示脉冲产生电路生成的脉冲信号的波形图。

具体实施方式

由背景技术可知，如何改变输出的脉冲信号的脉冲宽度的成为亟待解决的问题。

参考图1，在一种脉冲产生电路中，初始时钟信号CLK输入数字电路，通过数字电路延时后输出脉冲信号PULSE。数字电路可以包括多个反相器以及一个与非门，多个反相器以及与非门串联连接，输出的脉冲信号PULSE跟随初始时钟信号CLK变化而变化。参考图2所示一种脉冲产生电路生成的脉冲信号的波形图，其中，1为初始时钟信号CLK的波形，2为输出的脉冲信号PULSE的波形，脉冲信号PULSE的脉冲宽度与初始时钟信号CLK的脉冲宽度一致，脉冲信号PULSE的脉冲宽度L1受到初始时钟信号CLK的高低电平的占空比的影响。

本发明实施例中，脉冲产生电路包括控制电路以及脉冲信号生成电路，其中，所述控制电路适于接入所述脉冲信号生成电路生成的脉冲信号，所述控制电路适于响应于所述脉冲信号的第一边沿，延时输出控制信号的第二边沿，所述第二边沿的跳变方向与所述第一边沿反向，所述脉冲信号生成电路适于接入时钟信号以及所述控制信号，所述脉冲信号生成电路适于跟随时钟信号的第一边沿生成所述脉冲信号的第一边沿，并且适于跟随所述控制信号的第二边沿生成所述脉冲信号的第二边沿。从而，脉冲信号的第二边沿跟随所述控制信号的第二边沿生成，可以通过调整控制电路输出控制信号的第二边沿的时间，调整脉冲信号第二边沿的生成时间，进而实现对脉冲信号的脉冲宽度的调节。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明具体实施例做详细的说明。

参照图3所示的一种脉冲产生电路的结构示意图，在本发明实施例中，脉冲产生电路30可以包括：控制电路31以及脉冲信号生成电路32。

在具体实施中，所述控制电路31适于接入所述脉冲信号生成电路32生成的脉冲信号，所述控制电路31适于响应于所述脉冲信号的第一边沿，延时输出控制信号的第二边沿，所述第二边沿的跳变方向与所述第一边沿反向。所述脉冲信号生成电路32适于接入时钟信号以及所述控制信号，所述脉冲信号生成电路32适于跟随时钟信号的第一边沿生成所述脉冲信号的第一边沿，并且适于跟随所述控制信号的第二边沿生成所述脉冲信号的第二边沿。

其中，本发明实施例中所述“耦接”为直接连接或间接连接，后文中“耦接”的含义一致，不进行一一说明。

在本发明实施例中，跟随一个信号生成另一个信号，是指在一个信号后生成另一个信号，也即由一个信号触发生成另一个信号。以时钟信号的第一边沿以及脉冲信号的第一边沿为例，时钟信号的第一边沿的生成触发脉冲信号的第一边沿的生成，即脉冲信号的第一边沿跟随时钟信号的第一边沿生成。

在具体实施中，所述第一边沿可以是上升沿，所述第二边沿可以是下降沿，或者所述第一边沿可以是下降沿，所述第二边沿可以是上升沿，对此不做限制。

本领域技术人员可以理解的是，本发明实施例中的“第一”、“第二”仅为表述方便，并不代表对其实现方式的具体限制。

在具体实施中，所述控制电路31的延时时长大于所述时钟信号的第一电平周期，从而控制电路31生成控制信号的第二边沿晚于时钟信号的第二边沿，可以使输出脉冲信号的脉冲宽度大于时钟信号的第一电平周期，进而可以改变输出脉冲信号的脉冲宽度。

继续参考图3，在具体实施中，所述脉冲信号生成电路32可以包括：第一初始脉冲信号生成电路321，第二初始脉冲信号生成电路322，以及分别与所述第一初始脉冲信号生成电路321以及所述第二初始脉冲信号生成电路322耦接的反向电路323。

在具体实施中，所述第一初始脉冲信号生成电路321适于在所述时钟信号为第一电平时，跟随所述时钟信号的第一边沿生成初始脉冲信号的第二边沿，并且适于在所述时钟信号的第二边沿到来前，维持所述初始脉冲信号为第二电平。所述第二初始脉冲信号生成电路322适于在所述时钟信号为第二电平且所述控制信号的第二边沿到来前，维持所述初始脉冲信号的第二电平，并且适于在所述时钟信号为第二电平时，跟随所述控制信号的第二边沿生成所述初始脉冲信号的第一边沿。所述反向电路323适于对所述初始脉冲信号进行取反，输出所述脉冲信号的第一边沿以及第二边沿。

在具体实施中，所述第一电平和第二电平为不同的电平，二者分别为高电平或低电平。具体的，可以包括如下情形：第一电平为高电平，第二电平为低电平；或者第一电平为低电平，第二电平为高电平。其中，所述第一边沿为所述第一电平跳变至所述第二电平的边沿，所述第二边沿为所述第二电平跳变至所述第一电平的边沿。

图6示出了本发明一具体实施例中脉冲产生电路的结构示意图，在具体实施中，所述反向电路323可以包括第一反相器I1。本领域技术人员可以理解的是，在具体实施中，反向电路323也可以是其他可以对电路信号进行取反的电路器件，对此不做限制。

通过设置反向电路，对第一初始脉冲信号生成电路以及第二初始脉冲信号生成电路生成的初始脉冲信号进行取反，并输出脉冲信号，从而可以使输出的脉冲信号的起始电平状态与时钟信号的起始电平状态保持一致。

如前所述，所述第一边沿与所述第二边沿的跳变方向相反，所述第一边沿可以是上升沿，也可以是下降沿，所述第二边沿可以是下降沿，也可以是上升沿，所述第一电平可以为高电平，所述第二电平为低电平，或者所述第一电平为低电平，所述第二电平为高电平。

在本发明一具体实施例中，所述第一边沿为上升沿，所述第二边沿为下降沿，所述第一电平为高电平，所述第二电平为低电平。结合参考图4，在具体实施中，所述第一初始脉冲信号生成电路321可以包括：前置信号生成子电路3211，第一初始脉冲信号生成子电路3212，第一开关子电路3213，以及锁定子电路3214。

在具体实施中，所述前置信号生成子电路3211的输入端耦接至电源，所述前置信号生成子电路3211适于在所述时钟信号为低电平时，根据所述电源提供的电压，输出高电平的前置信号。所述第一初始脉冲信号生成子电路3212的输入端适于接入所述前置信号以及所述控制信号，所述第一初始脉冲信号生成子电路3212适于根据所述前置信号以及所述控制信号，生成第一初始脉冲信号。所述第一开关子电路3213的输入端适于接入所述第一初始脉冲信号，适于在所述时钟信号为高电平时接通，生成所述初始脉冲信号的下降沿，并且适于在所述时钟信号的下降沿到来前，维持所述初始脉冲信号为低电平。所述锁定子电路3214的输入端适于接入所述第一初始脉冲信号，适于在所述时钟信号为低电平时，基于所述第一初始脉冲信号对所述前置信号进行锁定。

继续以图6所示的脉冲产生电路为例进行说明。在具体实施中，所述第一初始脉冲信号生成子电路3212可以包括第一与非门U1，所述第一与非门U1的第一输入端接入控制信号LRESET，所述第一与非门U1的第二输入端接入前置信号，所述第一与非门U1适于根据所述控制信号LRESET以及所述前置信号的电平状态，生成第一初始脉冲信号。例如，若所述控制信号LRESET以及所述前置信号均为高电平，则所述第一与非门U1输出低电平的第一初始脉冲信号，若所述控制信号LRESET以及所述前置信号中至少一个为低电平，则所述第一与非门U1输出高电平的第一初始脉冲信号。

在具体实施中，所述时钟信号可以包括正向时钟信号CK以及反向时钟信号CK_N。本领域技术人员可以理解的是，前文所述时钟信号的第一边沿可以为所述正向时钟信号CK的上升沿，所述时钟信号的第二边沿可以为所述正向时钟信号CK的下降沿。

继续参考图6，在具体实施中，所述第一开关子电路3213可以包括：第一PMOS管MP1以及第一NMOS管MN1。所述第一PMOS管MP1的源极耦接至所述第一初始脉冲信号生成子电路3212的输出端，所述第一PMOS管MP1的栅极耦接至所述反向时钟信号CK_N，所述第一PMOS管MP1的漏极耦接至所述反向电路323的输入端。所述第一NMOS管MN1的漏极耦接至所述第一PMOS管MP1的源极，所述第一NMOS管MN1的栅极耦接至所述正向时钟信号CK，所述第一NMOS管MN1的源极耦接所述第一PMOS管MP1的漏极。

在具体实施中，在所述正向时钟信号CK为高电平，所述反向时钟信号CK_N信号为低电平时，所述第一PMOS管MP1以及所述第一NMOS管MN1接通，第一初始脉冲信号生成子电路3212生成的第一初始脉冲信号经所述第一PMOS管MP1以及所述第一NMOS管MN1输出至所述反向电路323。

本领域技术人员可以理解的是，上述实施例仅为举例，在其他实施例中，所述第一开关子电路3213可以是实现电路接通与断开的电路器件，对此不做限制。

继续参考图6所示脉冲产生电路，在具体实施中，所述前置信号生成子电路3211可以包括：第二PMOS管MP2以及第二NMOS管MN2。

其中，所述第二PMOS管MP2的源极耦接至电源VDD，所述第二PMOS管MP2的栅极耦接至所述正向时钟信号CK，所述第二PMOS管MP2的漏极耦接至所述第一初始脉冲信号生成子电路3212的输入端。所述第二NMOS管MN2的漏极耦接至电源VDD，所述第二NMOS管MN2的栅极耦接至所述反向时钟信号CK_N，所述第二NMOS管MN2的源极耦接所述第二PMOS管MP2的漏极。

在具体实施中，在所述正向时钟信号CK为低电平，所述反向时钟信号CK_N信号为高电平时，所述第二PMOS管MP2以及所述第二NMOS管MN2接通，输出高电平的前置信号。

继续参考图6，在具体实施中，所述锁定子电路3214可以包括：第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3以及第四NMOS管MN4。

其中，所述第三PMOS管MP3的源极耦接至电源VDD，所述第三PMOS管MP3的栅极耦接至所述反向时钟信号CK_N，所述第三PMOS管MP3的漏极耦接至所述第四PMOS管MP4的源极。所述第四PMOS管MP4的栅极耦接至所述第一初始脉冲信号生成子电路3212的输出端，所述第四PMOS管MP4的漏极耦接至所述第一初始脉冲信号生成子电路3212的输入端。所述第三NMOS管MN3的漏极耦接至所述第四PMOS管MP4的漏极，所述第三NMOS管MN3的栅极耦接至所述第四PMOS管MP4的栅极，所述第三NMOS管MN3的源极耦接至所述第四NMOS管MN4的漏极。所述第四NMOS管MN4的栅极耦接至所述正向时钟信号CK，所述第四NMOS管MN4的源极接地VSS。

通过锁定子电路对输入第一初始脉冲信号生成子电路的前置信号的电平状态进行锁定，在正向时钟信号为高电平时，可以使第一初始脉冲信号生成子电路维持输出的低电平的第一初始脉冲信号。

图5示出了本发明一实施例中第二初始脉冲信号生成电路的结构示意图，在具体实施中，所述第二初始脉冲信号生成电路322可以包括：第二初始脉冲信号生成子电路3221以及第二开关子电路3222。其中，所述第二初始脉冲信号生成子电路3221的输入端适于接入所述脉冲信号以及所述控制信号，所述第二初始脉冲信号生成子电路3221适于根据所述控制信号以及所述脉冲信号，生成第二初始脉冲信号。所述第二开关子电路3222的输入端适于接入所述第二初始脉冲信号，适于在所述时钟信号为低电平时接通，并且适于在所述控制信号的下降沿到来前，维持所述初始脉冲信号为低电平，跟随所述控制信号的下降沿生成所述初始脉冲信号的上升沿。

继续以图6所示脉冲产生电路为例进行说明，在具体实施中，所述第二初始脉冲信号生成子电路3221可以包括第二与非门U2。在具体实施中，所述第二与非门U2的第一输入端适于接入所述脉冲信号，所述第二与非门U2的第二输入端适于接入所述控制信号LRESET，所述第二与非门U2适于根据脉冲信号以及所述控制信号LRESET生成第二初始脉冲信号。

具体的，若控制信号LRESET以及所述脉冲信号均为高电平，则所述第二与非门U2输出低电平的第一初始脉冲信号，若所述控制信号LRESET以及所述脉冲信号中至少一个为低电平，则所述第二与非门U2输出高电平的第一初始脉冲信号。

如前所述，时钟信号可以包括正向时钟信号CK以及反向时钟信号CK_N，所述时钟信号的第一边沿为所述正向时钟信号CK的上升沿，所述时钟信号的第二边沿为所述正向时钟信号CK的下降沿。

继续参考图6，在具体实施中，所述第二开关子电路3222可以包括：第五PMOS管MP5以及第五NMOS管MN5。其中，所述第五PMOS管MP5的源极耦接至所述第二初始脉冲信号生成子电路3221的输出端，所述第五PMOS管MP5的栅极耦接至所述正向时钟信号CK，所述第五PMOS管MP5的漏极耦接至所述反向电路323的输入端。所述第五NMOS管MN5的漏极耦接至所述第二初始脉冲信号生成子电路3221的输出端，所述第五NMOS管MN5的栅极耦接至所述反向时钟信号CK_N，所述第五NMOS管MN5的源极耦接至所述第五PMOS管MP5的漏极。

本领域技术人员可以理解的是，此处仅为举例所述，在其他实施例中，所述第二开关子电路3222可以是实现电路接通与断开的电路器件，对此不做限制。

通过设置第一初始脉冲信号生成电路、第二初始脉冲信号生成电路以及反向电路，所述第一初始脉冲信号生成电路在所述时钟信号为第一电平时，生成初始脉冲信号的第二边沿，并且在所述时钟信号的第二边沿到来前，维持所述初始脉冲信号为第二电平，所述第二初始脉冲信号生成电路在所述时钟信号为第二电平且所述控制信号的第二边沿到来前，维持所述初始脉冲信号的第二电平，并且在所述时钟信号为第二电平时，跟随所述控制信号的第二边沿生成所述初始脉冲信号的第一边沿，反向电路适于对所述初始脉冲信号进行取反，输出所述脉冲信号的第一边沿以及第二边沿。脉冲信号从第一电平跳转至第二电平跟随控制信号的改变跳转，从而可以改变得到的脉冲信号的脉冲宽度。

继续参考图6，在具体实施中，所述控制电路31可以包括：第二反相器I2、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第六NMOS管MN6、第七NMOS管MN7、第九PMOS管MP9、第八NMOS管MN8、第三反相器I3以及第四反相器I4。

在具体实施中，所述第二反相器I2的输入端耦接至所述脉冲信号生成电路32的输出端，所述第二反相器I2的输出端耦接至所述第六PMOS管MP6以及所述第六NMOS管MN6的栅极。

进一步，所述第六PMOS管MP6的源极耦接至电源VDD，所述第六PMOS管MP6的漏极耦接至所述第七PMOS管MP7的源极。所述第七PMOS管MP7的栅极接地VSS，所述第七PMOS管MP7的漏极耦接至所述第八PMOS管MP8的源极。所述第八PMOS管的栅极接地VSS，所述第八PMOS管MP8的漏极耦接至所述第六NMOS管MN6的漏极。所述第六NMOS管MN6的源极接地VSS，所述第六NMOS管MN6的漏极耦接至所述九PMOS管MP9的栅极。

在具体实施中，所述第七NMOS管MN7的栅极耦接至所述第六NMOS管MN6的漏极，所述第七NMOS管MN7的源极以及漏极均接地VSS。所述第九PMOS管MP9的源极耦接至电源VDD，所述第九PMOS管MP9的栅极耦接至所述第八NMOS管MN8的栅极，所述第九PMOS管MP9的漏极耦接至所述第八NMOS管MN8的漏极。所述第八NMOS管MN8源极接地VSS，所述第八NMOS管MN8的漏极耦接至所述第三反相器I3的输入端。

在具体实施中，所述第三反相器I3的输出端耦接至所述第四反相器I4的输入端。所述第四反相器I4的输出端适于输出所述控制信号LRESET。

本领域技术人员可以理解的是，以上仅为对控制电路31的举例说明，在具体实施中，控制电路31也可以是其他的形式，以能够实现延时输出控制信号LRESET即可，对控制电路的电路结构不做具体限制。

继续参考图3，在具体实施中，所述脉冲产生电路30还可以包括：时钟信号生成电路33，所述时钟信号生成电路33以初始时钟信号为输入，输出所述时钟信号。

如前所述，所述时钟信号可以包括正向时钟信号以及反向时钟信号。结合图6所示脉冲产生电路，在具体实施中，所述时钟信号生成电路33可以包括：第五反相器I5以及第六反相器I6。

在具体实施中，所述第五反相器I5的输出端与所述第六反相器I6的输入端耦接，所述第五反相器I5适于对输入的所述初始时钟信号CLK进行取反，输出所述反向时钟信号CK_N，所述第六反相器I6适于对所述反向时钟信号CK_N进行取反，输出所述正向时钟信号CK。

在其他实施例中，所述时钟信号生成电路33可以仅包含一个反向器，所述正向时钟信号CK可以为所述初始时钟信号CLK，所述反向时钟信号CK_N可以经所述反相器取反后得到的信号。

本领域技术人员可以理解的是，以上仅为举例说明，并非对时钟信号生成电路33电路结构的限制，在其他实施例中，也可以是其他的形式，对此不做限制。

继续参考图3，在具体实施中，所述脉冲产生电路30还可以包括：整形输出电路34，所述整形输出电路34适于对所述脉冲信号生成电路32生成的脉冲信号进行整形并输出。

继续参照图6所示脉冲产生电路，在具体实施中，所述整形输出电路34可以包括：第七反相器I7以及第八反相器I8。

在具体实施中，所述第七反相器I7的输入端耦接至所述脉冲信号生成电路22的输出端，所述第七反相器I7的输出端耦接至所述第八反相器I8的输入端，所述第七反相器I7以及所述第八反相器I8适于对所述脉冲信号FB进行整形，以输出整形后的脉冲信号PULSE。

通过整形输出电路对脉冲信号进行整形并输出，可以剔除脉冲信号中的干扰信号，可以输出波形较为规则的脉冲信号。

为了便于本领域的技术人员更清楚的理解本发明，以下结合图7所示的图6脉冲产生电路生成的脉冲信号的波形图进行说明。

在具体实施中，在脉冲产生电路通电后，由于输入的初始时钟信号CLK的高低电平不确定，脉冲信号生成电路32输出的脉冲信号FB的电平状态不确定。在脉冲信号生成电路32输出的脉冲信号FB为高电平时，控制电路31通过延时输出低电平的控制信号LRESET。脉冲信号生成电路32以低电平的控制信号LRESET为输入，可以使的输出的脉冲信号FB变为低电平，完成对脉冲产生电路的初始化。

结合参考图6和图7，电路初始化后，在输入的初始时钟信号CLK为低电平时，第二初始脉冲信号生成电路322根据接入的高电平的控制信号LRESET以及低电平的脉冲信号FB输出高电平的初始脉冲信号，从而使反向电路323输出低电平的脉冲信号FB，对应信号波形参见图7中T1时间段所示。

当初始时钟信号CLK从低电平跳变为高电平时，第一初始脉冲信号生成电路321根据接入的控制信号LRESET以及前置信号，输出初始脉冲信号。由于在初始时钟信号CLK为低电平时，前置信号生成子电路3211根据电源VDD提供的电压输出高电平的前置信号，并且控制信号LRESET为高电平，因此，在初始时钟信号CLK从低电平跳变为高电平时，第一初始脉冲信号生成电路321将输出低电平的初始脉冲信号，反向电路323输出高电平的脉冲信号FB，从而脉冲信号FB的上升沿F2(图7所示)根据初始时钟信号CLK的上升沿F1(图7所示)生成。

在初始时钟信号CLK维持高电平时，锁定子电路3214以第一初始脉冲信号生成子电路3212输出的低电平的第一初始脉冲信号为输入，锁定输入第一初始脉冲信号生成子电路3212的前置信号为高电平。第一初始脉冲信号生成子电路3212维持输出低电平的第一初始脉冲信号，所述反向电路323维持输出高电平的脉冲信号FB，对应信号波形参见图7中T2时间段所示。

当初始时钟信号CLK从高电平跳变为低电平时，第二初始脉冲信号生成电路322根据接入的高电平的控制信号LRESET以及高电平的脉冲信号FB输出低电平的初始脉冲信号，反向电路323输出高电平的脉冲信号FB，从而维持脉冲信号FB为高电平。

进一步，当高电平的脉冲信号FB输入控制电路21，经控制电路31延时后输出低电平的控制信号LRESET时，此时初始时钟信号CLK为低电平，第二初始脉冲信号生成电路322根据接入的低电平的控制信号LRESET以及高电平的脉冲信号FB输出高电平的初始脉冲信号，反向电路323输出低电平的脉冲信号FB。从而，脉冲信号FB的下降沿F3跟随控制信号LRESET的下降沿F4生成。

在图6所示脉冲产生电路中，控制电路31的延时大于初始脉冲信号CLK的高电平周期，从而，生成的脉冲信号FB的脉冲宽度L3大于初始时钟信号CLK的脉冲宽度L2，改变了生成脉冲信号FB的脉冲宽度。

在本发明实施例中，通过调整控制电路输出的延时时间，可以调整控制信号的下降沿的输出时间，脉冲信号生成电路输出脉冲信号的下降沿跟随控制信号的下降沿生成，从而可以改变输出脉冲信号的脉冲宽度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。