阅读说明：本技术 基于fdsoi结构的电平转换单元电路及版图设计方法 (FDSOI structure-based level conversion unit circuit and layout design method ) 是由 张凯 胡晓明 高唯欢 于 2019-10-12 设计创作，主要内容包括：本发明公开了一种基于FDSOI结构的电平转换单元电路及版图设计方法,所述电路包括第一反相器、锁存电路以及第二反相器,所述第一反相器、锁存电路以及第二反相器中的PMOS晶体管采用P型衬底,衬底电压为P型衬底电压VPW,NMOS晶体管采用N型衬底,衬底电压为N型衬底电压VNW,通过本发明,增强了第一和第二输出节点处的下拉能力,保证第一和第二输出节点处能够全幅振荡；加快了第二反相器开启速度,减小电路延迟15％以上,提高电路的工作性能；同时避免了因PMOS晶体管衬底电压不同而引入不同电位N阱之间的极大间隔,节省面积约70％。(The invention discloses a level conversion unit circuit based on an FDSOI structure and a layout design method, wherein the circuit comprises a first phase inverter, a latch circuit and a second phase inverter, PMOS transistors in the first phase inverter, the latch circuit and the second phase inverter adopt P-type substrates, the substrate voltage is P-type substrate voltage VPW, NMOS transistors adopt N-type substrates, and the substrate voltage is N-type substrate voltage VNW; the starting speed of the second inverter is increased, the circuit delay is reduced by more than 15%, and the working performance of the circuit is improved; meanwhile, the great interval between N wells with different potentials caused by different substrate voltages of the PMOS transistor is avoided, and the area is saved by about 70%.)

基于FDSOI结构的电平转换单元电路及版图设计方法

技术领域

本发明涉及一种电平转换单元电路，特别是涉及一种基于FDSOI(Fully DepletedSOI，全耗尽型绝缘体上硅)结构的电平转换单元电路及其版图设计方法。

背景技术

如图1所示，为传统CMOS工艺下的现有技术电平转换单元的电路结构，其包括第一反相器(Inv1)10、锁存电路20和第二反相器(Inv2)30。其中，第一反相器(Inv1)10由构建于第一N阱(N-Well)内的第五PMOS晶体管P5和构建于P阱(P-Well)内的第三NMOS晶体管N3构成，用于将输入信号A反相；锁存电路20由构建于第二N阱(N-Well)内的第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4和构建于P阱(P-Well)内的第一NMOS晶体管N1、第二NMOS晶体管N2组成，用于将输入信号A及其反相信号锁存至期望电压下的电平并从第一输出节点out1和第二输出节点out2输出第一和第二中间信号；第二反相器(Inv2)30由构建于第二N阱(N-Well)内的第六PMOS晶体管P6和构建于P阱(P-Well)内的第四NMOS晶体管N4组成，用于将第二输出节点out2输出的第二中间信号反相得到最终输出信号X；构建于第一N阱(N-Well)内的PMOS晶体管衬底接vnwi电压，vnwi＝VDDI，构建于第二N阱(N-Well)内的PMOS晶体管衬底接vnw，vnw＝VDD，构建于P阱(P-Well)内的NMOS晶体管管衬底接vpw，vpw＝0V。点划线上部为两个N阱(N-Well)，PMOS管P5衬底接vnwi即第一N阱(N-Well)电压，PMOS管P1～P4、P6衬底接vnw即N阱(N-Well)电压，点划线下部为P阱(P-Well)，所有NMOS管(点划线下部的N1～N4)衬底接vpw即P阱(P-Well)电压。

由于现有技术电平位移器电路中第一反相器的PMOS晶体管P5和其他PMOS晶体管P1～P4以及P6的衬底电压不同，导致其版图中两个电位(分别对应两个衬底电压)的N阱之间存在很大一片空白区域，造成极大的面积浪费。

而且，在第一输出节点(out1)和第二输出节点(out2)处，由于第一PMOS晶体管P1、第二PMOS晶体管P2的栅极电压高于第一NMOS晶体管N1、第二NMOS晶体管N2的栅极电压，上拉能力(取决于P1和P2)和下拉能力(取决于N1和N2)不平衡。对于传统CMOS器件，影响阈值电压的主要因素是掺杂浓度和氧化层厚度，因此，对图1所示的现有技术上拉和下拉能力不平衡问题，设计师会通过改变晶体管的有源区宽度，来调节饱和电流，从而平衡上拉能力和下拉能力，但这样同时会增加单元面积。

因此，实有必要采取更加先进的技术来解决面积增加问题，而FDSOI(FullyDepleted SOI，全耗尽型绝缘体上硅)器件可以通过改变衬底掺杂类型和衬底电压来改变阈值电压。

发明内容

为克服上述现有技术存在的不足，本发明之一目的在于提供一种基于FDSOI结构的电平转换单元电路及版图设计方法，其增强了第一和第二输出节点处的下拉能力，保证第一和第二输出节点处能够全幅振荡；加快了第二反相器开启速度，减小电路延迟15％以上，提高电路的工作性能；同时避免了因PMOS晶体管衬底电压不同而引入不同电位N阱之间的极大间隔，节省面积约70％。

为达上述及其它目的，本发明提出一种基于FDSOI结构的电平转换单元电路，包括第一反相器、锁存电路以及第二反相器，所述第一反相器、锁存电路以及第二反相器中的PMOS晶体管采用P型衬底，衬底电压为P型衬底电压VPW，NMOS晶体管采用N型衬底，衬底电压为N型衬底电压VNW。

优选地，所述第一反相器包括构建于P阱内的第五PMOS晶体管和构建于N阱内的第三NMOS晶体管，用于将输入信号反相。

优选地，所述第五PMOS晶体管的源极接第一电源电压，所述第三NMOS晶体管的源极接地，所述第五PMOS晶体管和第三NMOS晶体管的栅极相连作为输入端，连接输入信号，所述第五PMOS晶体管和第三NMOS晶体管的漏极相连作为输出端输出所述输入信号的反相信号。

优选地，所述锁存电路包括构建于P阱内的第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和构建于N阱内的第一NMOS晶体管、第二NMOS晶体管，用于将所述输入信号及其反相信号锁存至期望电压下的电平并从第一输出节点和第二输出节点输出第一和第二中间信号。

优选地，所述第一PMOS晶体管、第二PMOS晶体管的源极接第二电源电压，漏极分别接第三PMOS晶体管、第四PMOS晶体管源极，所述第四PMOS晶体管与第二NMOS晶体管的栅极相连连接所述输入信号，第三PMOS晶体管的栅极以及第一NMOS晶体管的栅极相连连接所述反相信号，所述第三PMOS晶体管的漏极与第一NMOS晶体管的漏极以及第二PMOS晶体管的栅极相连组成所述第一输出节点，所述第四PMOS晶体管的漏极与第二NMOS晶体管的漏极、第一PMOS晶体管的栅极相连组成所述输出节点，所述NMOS晶体管和第二NMOS晶体管的源极接地。

优选地，所述第二反相器包括构建于P阱内的第六PMOS晶体管和构建于N阱内的第四NMOS晶体管，用于将第二输出节点输出的第二中间信号反相得到最终输出信号。

优选地，所述第六PMOS晶体管源极接第二电源电压，所述第四NMOS晶体管的源极接地，第六PMOS晶体管P6的漏极与第四NMOS晶体管N4的漏极相连组成输出最终输出信号，所述第六PMOS晶体管与第四NMOS晶体管栅极相连连接所述第二输出节点。

优选地，所述vpw电压为0V，所述vnw为期望电压VDD。

为达到上述目的，本发明还提供一种基于FDSOI结构的电平转换单元电路的版图设计方法，其根据所应用于的标准单元库参数和流片厂家提供的设计规则文件中最小设计规则，确定所述电平转换单元基本参数，并生成版图。

优选地，所述基本参数包括但不限于单元高度、N-WELL边线、P-WELL边线、水平布线间距和垂直布线间距。

与现有技术相比，本发明一种基于FDSOI结构的电平转换单元电路及版图设计方法通过将第一反相器、锁存电路以及第二反相器中的PMOS晶体管采用P型衬底，衬底电压为P型衬底电压VPW，NMOS晶体管采用N型衬底，衬底电压为N型衬底电压VNW，增强了第一和第二输出节点处的下拉能力，保证第一和第二输出节点处能够全幅振荡；加快了第二反相器开启速度，减小电路延迟15％以上，提高电路的工作性能；同时避免了因PMOS晶体管衬底电压不同而引入不同电位N阱之间的极大间隔，节省面积约70％。

附图说明

图1为现有技术中的电平转换单元电路的电路结构图；

图2为本发明一种基于FDSOI结构的电平转换单元电路的电路结构图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图2为本发明一种基于FDSOI结构的电平转换单元电路的电路结构图。如图2所示，本发明一种基于FDSOI结构的电平转换单元电路，包括：第一反相器(Inv1)10、锁存电路20和第二反相器(Inv2)30。

其中，第一反相器(Inv1)10包括构建于P阱(P-Well)内的第五PMOS晶体管P5和构建于N阱(N-Well)内的第三NMOS晶体管N3，用于将输入信号A反相；锁存电路20包括构建于P阱(P-Well)内的第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4和构建于N阱(N-Well)内的第一NMOS晶体管N1、第二NMOS晶体管N2，用于将输入信号A及其反相信号锁存至期望电压下的电平并从第一输出节点out1和第二输出节点out2输出第一和第二中间信号；第二反相器(Inv2)30包括构建于P阱(P-Well)内的第六PMOS晶体管P6和构建于N阱(N-Well)内的第四NMOS晶体管N4，用于将第二输出节点out2输出的第二中间信号反相得到最终输出信号X；构建于P阱(P-Well)内的PMOS晶体管衬底接vpw电压，vpw＝0V，构建于N阱(N-Well)内的NMOS晶体管管衬底接vnw，vnw＝VDD。

具体地，输入信号A连接至第五PMOS晶体管P5、第四PMOS晶体管P4、第三NMOS晶体管N3和第二NMOS晶体管N2的栅极，第五PMOS晶体管P5的源极接第一电源电压VDDI，第五PMOS晶体管P5的漏极与第三NMOS晶体管N3的漏极、第三PMOS晶体管P3的栅极以及第一NMOS晶体管N1的栅极相连组成输入反相信号节点第三NMOS晶体管N3的源极接地VSS；第三PMOS晶体管P3的漏极与第一NMOS晶体管N1的漏极以及第二PMOS晶体管P2的栅极相连组成第一输出节点out1，第四PMOS晶体管P4的漏极与第二NMOS晶体管N2的漏极、第一PMOS晶体管P1的栅极以及第六PMOS晶体管P6的栅极和第四NMOS晶体管N4的栅极相连组成第二输出节点out2，第一PMOS晶体管P1和第二PMOS晶体管P2的源极接第二电源电压VDD(期望电压)，漏极分别接第三PMOS晶体管P3、第四PMOS晶体管P4源极，第一NMOS晶体管N1和第二NMOS晶体管N2的源极接地；第六PMOS晶体管P6的源极接第二电源电压VDD(期望电压)，第四NMOS晶体管N4的源极接地，第六PMOS晶体管P6的漏极与第四NMOS晶体管N4的漏极相连组成输出节点X；点划线上部为P阱(P-Well)，所有PMOS管(点划线上部的P1～P6)衬底接vpw即P阱(P-Well)电压，点划线下部为N阱(N-Well)，所有NMOS管(点划线下部的N1～N4)衬底接vnw即N阱(N-Well)电压。

需要说明的是，本发明所涉及的衬底电压vpw和vnw，并不仅仅限于取值为0和VDD，在本领域技术人员可理解范围之内，合理改变取值均可实现本发明之目的。

本发明还提供了一种电平转换单元的版图设计方法，所述方法根据所应用于的标准单元库参数和流片厂家提供的设计规则文件中最小设计规则，确定所述电平转换单元基本参数，并生成版图，所述基本参数包括：单元高度、N-阱边线、P-阱边线、水平布线间距和垂直布线间距。

具体地，其步骤如下：

确定电平转换单元高度。所述电平转换单元高度与所应用于的标准单元库内所有单元的相对高度相同，所述相对高度为相对于原点的高度；

确定电平转换单元的N阱区域，即确定N-阱边线；

确定电平转换单元的P阱区域，即确定P-阱边线；

确定电平转换单元横向最小布线轨道间隔尺寸，即确定水平布线间距；

确定电平转换单元竖向最小布线轨道间隔尺寸，即确定垂直布线间距。

综上所述，本发明一种基于FDSOI结构的电平转换单元电路及版图设计方法通过将第一反相器、锁存电路以及第二反相器中的PMOS晶体管采用P型衬底，衬底电压为P型衬底电压VPW，NMOS晶体管采用N型衬底，衬底电压为N型衬底电压VNW，增强了第一和第二输出节点处的下拉能力，保证第一和第二输出节点处能够全幅振荡；加快了第二反相器开启速度，减小电路延迟15％以上，提高电路的工作性能；同时避免了因PMOS晶体管衬底电压不同而引入不同电位N阱之间的极大间隔，节省面积约70％。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。