阅读说明：本技术 电压电平移位电路 (Voltage level shift circuit ) 是由 徐薪承 曹太和 林柏青 于 2018-06-19 设计创作，主要内容包括：一种电压电平移位电路,包含：第一与第二控制电路、第一与第二下拉电路、第一与第二上拉电路。第一控制电路接收输入电压并产生第一控制信号。第一下拉电路根据第一控制信号判断是否将第一输出电压下拉至第一参考电压。第一上拉电路根据第一反相输出电压判断是否将第一输出电压上拉至一第二参考电压。第二控制电路根据第一输出电压产生第二控制信号。第二下拉电路根据第二控制信号判断是否将第二输出电压下拉至第二参考电压。第二上拉电路根据第二反相输出电压判断是否将第二输出电压上拉至一第三参考电压,第三参考电压大于第二参考电压。(A voltage level shifting circuit, comprising: the first and second pull-down circuits are connected to the first and second pull-up circuits. The first control circuit receives an input voltage and generates a first control signal. The first pull-down circuit judges whether to pull down the first output voltage to a first reference voltage according to the first control signal. The first pull-up circuit judges whether to pull up the first output voltage to a second reference voltage according to the first inverted output voltage. The second control circuit generates a second control signal according to the first output voltage. The second pull-down circuit judges whether to pull down the second output voltage to a second reference voltage according to a second control signal. The second pull-up circuit judges whether to pull up the second output voltage to a third reference voltage according to the second inverted output voltage, wherein the third reference voltage is larger than the second reference voltage.)

电压电平移位电路

技术领域

本发明属于电子电路领域，尤指一种电压电平移位电路。

背景技术

随着互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)技术的快速发展，晶体管的尺寸持续地被缩小以减少晶片面积，从而增加操作速度以及节省功耗。然而，随着晶体管尺寸持续地被缩小，栅极氧化层和晶体管通道也持续缩小，晶体管电极(栅极、漏极、源极与基极)任两端的最大可允许跨压随之减少。若一晶体管的任两端点电压差大于额定电压(nominal voltage)，该晶体管将会受损。目前先进CMOS制程的额定电压越来越低，因此传统的CMOS电压电平移位器(level shifter)电路面临高电源电压高于额定电压导致晶体管受损的问题。

发明内容

本发明的目的之一在于提出一种电压电平移位电路以解决上述问题。

根据本发明的一实施例，公开一种电压电平移位电路。该电压电平移位电路包含：一输入端、一第一输出端、第一反相输出端、一第二输出端、一第二反相输出端、一第一控制电路、一第二控制电路、一第一下拉电路、一第二下拉电路、一第一上拉电路以及一第二上拉电路。该第一控制电路自该输入端接收一输入电压并产生一第一控制信号。该第一下拉电路耦接至该第一控制电路，并根据该第一控制信号判断是否将该第一输出端上的一第一输出电压的一电压电平下拉至一第一参考电压。该第一上拉电路耦接至该第一下拉电路，并根据该第一反相输出端上的一第一输出反相电压判断是否将该第一输出端上的该第一输出电压上拉至一第二参考电压，该第二参考电压大于该第一参考电压。该第二控制电路耦接至该第一输出端，并至少根据该第一输出电压产生一第二控制信号。该第二下拉电路耦接至该第二控制电路，并根据该第二控制信号判断是否将该第二输出端上的一第二输出电压的一电压电平下拉至该第二参考电压。该第二上拉电路耦接至该第二下拉电路，并根据该第二反相输出端上的一第二输出反相电压判断是否将该第二输出端上的该第二输出电压上拉至一第三参考电压，该第三参考电压大于该第二参考电压。

附图说明

图1是根据本发明一实施例的一电压电平移位电路的示意图。

图2是根据图1所示的电压电平移位电路中第一部分电路的示意图。

图3是根据图1所示的电压电平移位电路中第二部分电路的示意图。

图4是根据本发明一实施例的图3中第二部分电路的示意图。

图5是根据本发明一实施例的电压电平移位电路中第一部分电路的操作示意图。

图6是根据本发明另一实施例的电压电平移位电路中第一部分电路的操作示意图。

图7是根据本发明一实施例的电压电平移位电路中第二部分电路的操作示意图。

图8是根据本发明一实施例的电压电平移位电路中第二部分电路的操作示意图。

具体实施方式

在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此系包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。

图1是根据本发明一实施例的一电压电平移位器(level shifter)电路10的示意图，其中图1所示的电压电平移位器电路10以图中虚线为界，可划分为一第一部分电路(虚线左侧)以及一第二部分电路(虚线右侧)，其中第一部分电路包含一控制电路110、一下拉(pull-down)电路120以及一上拉(pull-up)电路130而第二部分电路包含控制电路210与220、一下拉电路230以及一上拉电路240。控制电路110自一输入端IN接收一输入电压Vin并产生控制信号CTRL1与控制信号CTRL1’。下拉电路120根据控制信号CTRL1来判断是否将第一反相输出端OUT1’上的一第一反相输出电压Vout1’下拉至参考电压VSS，并且根据控制信号CTRL1’来判断是否将第一输出端OUT1上的一第一输出电压Vout1下拉至参考电压VSS。上拉电路130根据第一反相输出端OUT1’上的第一反相输出电压Vout1’来判断是否将第一输出端OUT1上的第一输出电压Vout1上拉至参考电压VDDH，并根据第一输出端OUT1上的第一输出电压Vout1来判断是否将第一反相输出端OUT1’上的第一反相输出电压Vout1’上拉至参考电压VDDH。

控制电路210自第一输出端OUT1接收第一输出电压Vout1，并且至少根据第一输出电压Vout1产生控制信号CTRL2，而控制电路220自第一反相输出端OUT1’接收第一反相输出电压Vout1’，并且至少根据第一反相输出电压Vout1’产生控制信号CTRL2’。下拉电路230根据控制信号CTRL2来判断是否将一第二反相输出端OUT2’上的一第二反相输出电压Vout2’下拉至参考电压VDDH，并根据控制信号CTRL2’来判断是否将一第二输出端OUT2上的一第二输出电压Vout2下拉至参考电压VDDH。上拉电路240根据第二反相输出端上OUT2’的第二反相输出电压Vout2’来判断是否将一第二输出端OUT2上的一第二输出电压Vout2上拉至一第三参考电压VDDH*2，并根据第二输出端上OUT2的第二输出电压Vout2来判断是否将第二反相输出端OUT2’上的第二反相输出电压Vout2’上拉至第三参考电压VDDH*2。需注意的是，本发明并不限定第一输出反相电压和第二输出反相电压必须为第一输出电压和第二输出电压的反相输出，使用“反相”一词仅为端点、电压或信号命名。另外，在本实施例中，参考电压VSS可以为电压电平移位器电路10的一最低电位，举例来说，参考电压VSS可以为一接地电压；而参考电压VDDH为制造电压电平移位器电路10时所使用的半导体制程下所能使用的最高电位也就是额定电压；而参考电压VDDH*2即为参考电压VDDH的两倍电压。

图2是根据图1所示的电压电平移位电路10中第一部分电路的示意图，如图2所示，控制电路110包含由P型金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor,MOSFET)(后续段落简称为晶体管)P1与N型晶体管N1所组成的一反相器，其中输入端IN耦接至P型晶体管P1与N型晶体管N1的栅极端以接收输入电压Vin，并且在该反相器的输出端产生输入电压Vin的反相信号，另外，该反相器耦接于参考电压VSS以及一参考电压VDDL之间。在此实施例中，参考电压VDDL大于参考电压VSS但小于参考电压VDDH。在此实施例中，输入电压Vin为控制信号CTRL1且输入电压Vin的反相信号为控制信号CTRL1’。下拉电路120包含N型晶体管N2与N3，其中N型晶体管N2的一源极端耦接至参考电压VSS，一栅极端耦接至控制信号CTRL1，一漏极端耦接至第一反相输出端OUT1’；N型晶体管N3的一源极端耦接至参考电压VSS，一栅极端耦接至控制信号CTRL1’，一漏极端耦接至第一输出端OUT1。上拉电路130包含P型晶体管P2与P3，其中P型晶体管P2的一漏极端耦接至第一反相输出端OUT1’，一栅极端耦接至第一输出端OUT1，一源极端耦接至参考电压VDDH；P型晶体管P3的一漏极端耦接至第一输出端OUT1，一栅极端耦接至第一反相输出端OUT1’，一源极端耦接至参考电压VDDH。

图3是根据图1所示的电压电平移位电路中第二部分电路的示意图。控制电路210包含一比较电路310、一开关电路320、一P型晶体管P 4以及一控制端点NC，其中控制电路210通过控制端点NC将控制信号CTRL2传送至下拉电路230。比较电路310比较控制信号CTRL2以及参考电压VDDH以输出一比较结果CS至开关电路320。开关电路320根据比较结果CS以及第一输出电压Vout1来产生控制信号CTRL2。P型晶体管P4的一源极端耦接至第二反相输出端OUT2’，一栅极端接收参考电压VDDH，一漏极端耦接至控制端点NC。相对地，控制电路220包含一比较电路410、一开关电路420、一P型晶体管P 5以及一控制端点NC’，其中控制电路220通过控制端点NC’将控制信号CTRL2’传送至下拉电路230。比较电路410比较控制信号CTRL2’以及参考电压VDDH以输出一比较结果CS’至开关电路420。开关电路420根据比较结果CS’以及第一反相输出电压Vout1’来产生控制信号CTRL2’。P型晶体管P5的一源极端耦接至第二输出端OUT2，一栅极端接收参考电压VDDH，一漏极端耦接至控制端点NC’。

下拉电路230包含端点node1至node5以及一开关电路510，其中端点node1至node5分别耦接至控制端点NC、参考电压VDDH、控制端点NC’、第二输出端OUT2以及第二反相输出端OUT2’，其中当控制信号CTRL2指示开关电路510导通时，开关电路510将第二反相输出端OUT2’上的第二反相输出电压Vout2’下拉至参考电压VDDH；同样地，当控制信号CTRL2’指示开关电路510导通时，开关电路510将第二输出端OUT2上的第二输出电压Vout2下拉至参考电压VDDH。

上拉电路240包含端点node6至node8以及一开关电路610，其中端点node6至node8分别耦接至第二反相输出端OUT2’、第二输出端OUT2以及参考电压VDDH*2，其中当第二反相输出电压Vout2’指示开关电路610导通时，开关电路610将第二输出端OUT2上的第二输出电压Vout2上拉至参考电压VDDH*2；同样地，当第二输出电压Vout2指示开关电路610导通时，开关电路610将第二反相输出端OUT2’上的第二反相输出电压Vout2’上拉至参考电压VDDH*2。

图4是根据本发明一实施例的图3中第二部分电路的示意图。控制电路210中的比较电路310包含P型晶体管P6与P7，其中P型晶体管P6的一漏极端耦接至参考电压VDDH且一栅极端耦接至控制端点NC，P型晶体管P7的一漏极端耦接至控制端点NC且一栅极端耦接至参考电压VDDH，并且P型晶体管P6与P7的源极端互相连接。比较电路310比较参考电压VDDH以及控制信号CTRL2，并且将两者之中电压较大者输出为比较结果CS。控制电路210中的开关电路320包含迭接(cascode)连接的N型晶体管N4、N5与N6，且N型晶体管N4、N5与N6的栅极端分别接收第一输出电压Vout1、参考电压VDDH以及比较电路310所传送的比较结果CS，另外，N型晶体管N4的一源极端耦接至参考电压VSS而N型晶体管N6的一漏极端耦接至控制端点NC。当比较结果CS与第一输出电压Vout1皆指示导通开关电路320时，亦即，比较结果CS导通N型晶体管N6而第一输出电压Vout1导通N型晶体管N4时，开关电路320将参考电压VSS传送至控制端点NC并成为控制信号CTRL2。

相对地，控制电路220中的比较电路410包含P型晶体管P8与P9，其中P型晶体管P8的一漏极端耦接至参考电压VDDH且一栅极端耦接至控制端点NC’，P型晶体管P9的一漏极端耦接至控制端点NC’且一栅极端耦接至参考电压VDDH，并且P型晶体管P8与P9的源极端互相连接。比较电路410比较参考电压VDDH以及控制信号CTRL2’，并且将两者之中较大者输出为比较结果CS’。控制电路220中的开关电路420包含迭接连接的N型晶体管N7、N8与N9，且N型晶体管N7、N8与N9的栅极端分别接收第一反相输出电压Vout1’、参考电压VDDH以及比较电路410所传送的比较结果CS’，另外，N型晶体管N7的一源极端耦接至参考电压VSS而N型晶体管N9的一漏极端耦接至控制端点NC’。当比较结果CS’与第一反相输出电压Vout1’皆指示导通开关电路420时，亦即，比较结果CS’导通N型晶体管N9而第一反相输出电压Vout1’导通N型晶体管N7时，开关电路420将参考电压VSS传送至控制端点NC’并成为控制信号CTRL2’。

下拉电路230中的开关电路510包含P型晶体管P10与P11，其中P型晶体管P10的一源极端耦接至第二反相输出端OUT2’，一栅极端耦接至控制端点NC，一漏极端耦接至参考电压VDDH；P型晶体管P11的一源极端耦接至第二输出端OUT2，一栅极端耦接至控制端点NC’，一漏极端耦接至参考电压VDDH。当控制信号CTRL2导通开关电路510中的P型晶体管P10时，开关电路510传送参考电压VDDH至第二反相输出端OUT2’，以使得第二反相输出电压Vout2’被下拉至参考电压VDDH；相对地，当控制信号CTRL2’导通开关电路510中的P型晶体管P11时，开关电路510传送参考电压VDDH至第二输出端OUT2，以使得第二输出电压Vout2被下拉至参考电压VDDH。

上拉电路240中的开关电路610包含P型晶体管P12与P13，其中P型晶体管P12的一源极端耦接至参考电压VDDH*2，一栅极端耦接至第二输出端OUT2，一漏极端耦接至第二反相输出端OUT2’；P型晶体管P13的一源极端耦接至参考电压VDDH*2，一栅极端耦接至第二反相输出端OUT2’，一漏极端耦接至第二输出端OUT2。当第二输出端OUT2上的第二输出电压Vout2导通开关电路610中的P型晶体管P12时，开关电路610传送参考电压VDDH*2至第二反相输出端OUT2’，以使得第二反相输出电压Vout2’被上拉至参考电压VDDH*2；相对地，当第二反相输出端OUT2’上的第二反相输出电压Vout2’导通开关电路610中的P型晶体管P13时，开关电路610传送参考电压VDDH*2至第二输出端OUT2，以使得第二输出电压Vout2被上拉至参考电压VDDH*2。

图5是根据本发明一实施例的电压电平移位电路10中第一部分电路的操作示意图，当输入电压Vin为参考电压VDDL时，控制信号CTRL1开启N型晶体管N2，使得第一反相输出端OUT1’上的第一反相输出电压Vout1’被下拉至参考电压VSS，并藉此开启P型晶体管P3，使得第一输出端OUT1上的第一输出电压Vout1被上拉至参考电压VDDH；另一方面，由于输入电压Vin为参考电压VDDL，控制信号CTRL1’通过反相器运算成为参考电压VSS，因此关闭N型晶体管N3。此时，第一输出端上OUT1上的第一输出电压Vout1的电压电平为VDDH，第一反相输出端OUT1’上的第一反相输出电压Vout1’的电压电平为参考电压VSS。

图6是根据本发明另一实施例的电压电平移位电路10中第一部分电路的操作示意图，当输入电压Vin为参考电压VSS时，控制信号CTRL1’通过反相器运算成为参考电压VDDL，因此开启N型晶体管N3，使得第一输出端OUT1上的第一输出电压Vout1被下拉至参考电压VSS，并藉此开启P型晶体管P2，使得第一反相输出端OUT1’上的第一反相输出电压Vout1’被上拉至参考电压VDDH；另一方面，控制信号CTRL1同样为参考电压VSS，因此关闭N行晶体管N2。此时，第一输出端上OUT1上的第一输出电压Vout1的电压电平为VDDH，第一反相输出端OUT1’上的第一反相输出电压Vout1’的电压电平为参考电压VSS。此时，第一输出端上OUT1上的第一输出电压Vout1的电压电平为VSS，第一反相输出端OUT1’上的第一反相输出电压Vout1’的电压电平为参考电压VDDH。

图7是根据本发明一实施例的电压电平移位电路10中第二部分电路的操作示意图，当第一输出电压Vout1的电压电平为参考电压VDDH时，第一输出电压Vout1和比较结果CS将导通N型晶体管N4-N6，使得开关电路320将参考电压VSS传送至控制端点NC，因此，控制信号CTRL2的电压电平为参考电压VSS，由于参考电压VSS为电位最低点，其将因此导通P型晶体管P10，使得第二反相输出端OUT2’上的第二反相输出电压Vout2’的电压电平被下拉至参考电压VDDH，并因此导通P型晶体管P13，使得第二输出端OUT2上的第二输出电压Vout2被上拉至参考电压VDDH*2，并关闭P型晶体管P12。另外，由于第二输出电压Vout2被上拉至参考电压VDDH*2，将因此导通P型晶体管P5，将参考电压VDDH*2传送至控制端点NC’以关闭P型晶体管P11。而由于此时第一反相输出电压Vout1’的电压电平为参考电压VSS，将关闭N型晶体管N7。此时，第二输出端上OUT2上的第二输出电压Vout2的电压电平为VDDH*2，第二反相输出端OUT2’上的第二反相输出电压Vout2’的电压电平为参考电压VDDH。

图8是根据本发明一实施例的电压电平移位电路10中第二部分电路的操作示意图，当第一反相输出电压Vout1’的电压电平为参考电压VDDH时，第一反相输出电压Vout1’和比较结果CS’将导通N型晶体管N7-N9，使得开关电路420将参考电压VSS传送至控制端点NC’，因此，控制信号CTRL2’的电压电平为参考电压VSS，由于参考电压VSS为电位最低点，其将因此导通P型晶体管P11，使得第二输出端OUT2上的第二输出电压Vout2的电压电平被下拉至参考电压VDDH，并因此导通P型晶体管P12，使得第二反相输出端OUT2’上的第二反相输出电压Vout2’被上拉至参考电压VDDH*2，并关闭P型晶体管P13。另外，由于第二反相输出电压Vout2’被上拉至参考电压VDDH*2，将因此导通P型晶体管P4，将参考电压VDDH*2传送至控制端点NC以关闭P型晶体管P10。而由于此时第一输出电压Vout1的电压电平为参考电压VSS，将关闭N型晶体管N4。此时，第二反相输出端上OUT2’上的第二反相输出电压Vout2’的电压电平为VDDH*2，第二输出端OUT2上的第二输出电压Vout2的电压电平为参考电压VDDH。

通过图5至图8的操作说明可清楚观察，利用本发明所提出的架构后，当接收输入电压Vin后，可在第二输出端OUT2或第二反相输出端OUT2’上得到参考电压VDDH*2，藉此实现电压电平移位器，并且通过本发明所提出的架构，任一晶体管的两端点的电压差将不超过额定电压，藉此将可大幅降低元件损坏的风险以减少成本来解决先前技术中所遇到的问题。

本领域技术人员在阅读完上述实施例后，应能轻易理解若欲实现更高倍数的电压电平移位器，仅需复制本发明所提出的第二部分电路架构即能轻易实现，因此，任何利用本发明第二部分电路所实现的电压电平移位也应隶属于本发明的范畴。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

符号说明

10 电压电平移位器电路

110、210、220 控制电路

120、230 下拉电路

130、240 上拉电路

第一输出端 OUT1

第一反相输出端 OUT1’

第二输出端 OUT2

第二反相输出端 OUT2’

Vout1 第一输出电压

Vout2 第二输出电压

Vout1’ 第一反相输出电压

Vout2’ 第二反相输出电压

CTRL1、CTRL1’、CTRL2、CTRL2’ 控制信号

IN 输入端

VSS、VDDH、VDDH*2、VDDL 参考电压

P1-P13 P型晶体管

N1-N9 N型晶体管

NC、NC’ 控制端点

310、410 比较电路

320、420、510、610 开关电路

CS、CS’ 比较结果

node1-node8 端点。