具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。

图1是本发明的一实施例的时钟阶段控制电路的电路示意图。参考图1，时钟阶段控制(Clock Step Control，CSC)电路100包括控制器110、分频器(clock divider)120以及多路复用器(multiplexer)130。控制器110耦接分频器120以及多路复用器130。分频器120耦接多路复用器130。在本实施例中，时钟阶段控制电路100可设置于系统单芯片(System-on-a-chip，SoC)中，并且提供时钟信号至系统单芯片的处理核心(core)。系统单芯片可例如是高效能运算(High Performance Computing，HPC)芯片或人工智慧加速器(AIaccelerator)芯片等诸如此类的高效能芯片，并且处理核心可例如是微处理器(MicroProcessor Unit，MPU)，而本发明并不加以限制。在本实施例中，多路复用器130可为无毛刺时钟多路复用器(glitch-free clock multiplexer)。

在本实施例中，分频器120可例如接收由锁相回路电路(Phase-Locked Loops，PLL)输出的时钟信号或由锁相回路电路内的压控振荡器(Voltage-ControlledOscillator，VCO)提供的第一时钟信号CK1，并且根据第一时钟信号CK1来产生具有不同时钟频率的多个第二时钟信号CK2_1～CK2_N，其中N为正整数。在本实施例中，分频器120可提供第二时钟信号CK2_1～CK2_N至多路复用器130，并且控制器110可通过控制多路复用器130选择第二时钟信号CK2_1～CK2_N的其中之一作为核心时钟信号CK3，并输出至系统单芯片的处理核心。因此，本实施例的时钟阶段控制电路100可有效控制系统单芯片的核心时钟信号CK3的时钟频率，而可适当调整处理核心的效能。

图2是本发明的一实施例的时钟阶段控制方法的流程图。参考图1以及图2，本实施例的时钟阶段控制电路100可执行如以下步骤S210～S240，以实现时钟讯号的阶段控制功能。在步骤S210，时钟阶段控制电路100可通过分频器120接收第一时钟信号CK1，并且输出多个第二时钟信号CK2_1～CK2_N。在本实施例中，第二时钟信号CK2_1～CK2_N具有不同时钟频率。例如第二时钟信号CK2_1具有最高时钟频率，并且第二时钟信号CK2_N具有最低时钟频率。在步骤S220，时钟阶段控制电路100可通过多路复用器130接收多个第二时钟信号CK2_1～CK2_N，并且输出多个第二时钟信号CK2_1～CK2_N的其中之一。对此，在正常操作情况下，控制器110可例如预先控制多路复用器130输出具有较高时钟频率的某一第二时钟信号作为提供至处理核心的核心时钟信号CK3。

在步骤S230，当控制器110接收到中断信号101时，时钟阶段控制电路100可通过控制器110根据中断信号101输出选择信号103至多路复用器130。在本实施例中，中断信号101可由例如是系统单芯片的电压调节器(Voltage Regulator，VR)根据提供至系统或核心的当前电流(功率)是否发生异常所产生，或是由系统单芯片的固件(Firmware)对于当前电流(功率)的监控结果所产生，而本发明并不加以限制。

在步骤S240，时钟阶段控制电路100可通过多路复用器130根据选择信号103输出多个第二时钟信号CK2_1～CK2_N的其中之另一。对此，当系统或处理核心发生过电流事件的异常状况时，控制器110可接收到对应的中断信号101。控制器110可根据中断信号101来产生并输出对应的选择信号103至多路复用器130，以控制多路复用器130输出具有较低时钟频率的某另一第二时钟信号作为提供至处理核心的核心时钟信号CK3，以使可自动且即时地降低处理核心的效能，以避免系统停止运转(shut down)，处理核心操作异常，甚至芯片损坏的情况。并且，当电流异常状况解除时，控制器110亦可自动地透过选择信号103来控制多路复用器130恢复输出具有正常时钟频率的时钟信号，而恢复处理核心的效能。

此外，在本实施例中，控制器110还可输出分频信号104至分频器120，以使分频器120可根据分频信号104来产生第二时钟信号CK2_1～CK2_N。控制器110可根据不同分频需求来产生分频信号104。换言之，分频器120所输出的具有不同时钟频率的时钟信号的数量可根据不同时钟频率调整需求而决定。

图3是本发明的另一实施例的时钟阶段控制电路的电路示意图。参考图3，时钟阶段控制电路300包括控制器310、分频器320以及多路复用器330。控制器310包括寄存器(Register)电路311以及状态机(State Machine，SM)电路312。寄存器电路311耦接状态机电路312。状态机电路312耦接分频器320以及多路复用器330。在本实施例中，当寄存器电路311接收中断信号，寄存器电路311可输出控制信号306至状态机电路312。状态机电路312可根据控制信号306来输出选择信号303至多路复用器330，并且输出分频信号304至分频器320，以使分频器320可根据分频信号304输出多个第二时钟信号CK2_1～CK2_N至多路复用器330，并且使多路复用器330可根据选择信号303来改变输出。

在本实施例中，寄存器电路311可透过总线(bus)取得调频数据305，以根据调频数据305预先储存调频设定参数。因此，当寄存器电路311接收到中断信号时，可根据中断信号以及调频设定参数来产生相对应的控制信号306。在本实施例中，状态机电路312还可接收参考时钟信号CKR以及功率信息309。状态机电路312可根据控制信号306以及功率信息309来产生对应的选择信号303以及分频信号304，并且状态机电路312可输出选择信号303以及分频信号304。状态机电路312可基于参考时钟信号CKR来有效地同步控制分频器320以及多路复用器330。

在本实施例中，当寄存器电路311接收到中断信号时，多路复用器330可以高时钟频率至低时钟频率且多阶段切换的形式依序输出多个第二时钟信号CK2_1～CK2_N的至少一部分，以实现多阶段降频。在本实施例中，中断信号可包括第一过电流警报信号301以及第二过电流警报信号302的至少其中之一。第一过电流警报信号301可响应于系统单芯片的平均电流高于第一电流阈值。第二过电流警报信号302可响应于系统单芯片的瞬间电流高于第二电流阈值。第二电流阈值可高于第一电流阈值。如此一来，本实施例的时钟阶段控制电路300可基于两种过电流情况来分别进行对应的核心时钟信号的时钟频率的调整。

在本实施例中，当控制器310接收到第一过电流警报信号301时，多路复用器330可在第一响应期间以高时钟频率至低时钟频率且多阶段切换的形式依序输出多个第二时钟信号CK2_1～CK2_N的至少一部分作为核心时钟信号CK3。并且，当控制器310接收到第二过电流警报信号302时，多路复用器330可在第二响应期间以高时钟频率至低时钟频率且多阶段切换的形式依序输出多个第二时钟信号CK2_1～CK2_N的至少一部分作为核心时钟信号CK3。在本实施例中，第一响应期间的时间长度可大于第二响应期间的时间长度。换言之，当系统单芯片的工作电流的在一期间的平均值高于第一电流阈值时，时钟阶段控制电路300可缓步地分阶调降提供至处理核心的核心时钟信号CK3的时钟频率。并且，当系统单芯片的工作电流发生瞬间电流高于第二电流阈值的情况时，时钟阶段控制电路300可快速地分阶调降提供至处理核心的核心时钟信号CK3的时钟频率。

值得注意的是，在控制器310先接收到第一过电流警报信号301，并且进行缓步降频操作的过程中(尚未完成降频)，若控制器310接着接收到第二过电流警报信号302，则控制器310可控制多路复用器330快速地调降提供至处理核心的核心时钟信号CK3的时钟频率。换言之，第二过电流警报信号的切换优先级高于第一过电流警报信号。并且，在本实施例中，当控制器310完成核心时钟信号CK3的降频操作，而使多路复用器330输出具有低时钟频率的核心时钟信号CK3时，状态机电路312可根据核心时钟信号CK3的切换结果来输出状态信号307至寄存器电路311，以例如清除记录在寄存器电路311中的时钟频率调降触发记录。并且，状态机电路312还可输出状态信号308至系统单芯片的处理核心，以通知处理核心其降频操作已完成。

在本实施例中，当中断信号解除(de-asserted)时，多路复用器330可在恢复期间以低时钟频率至高时钟频率且多阶段切换的形式输出依序多个第二时钟信号CK2_1～CK2_N的至少一部分。换言之，当系统单芯片无过电流的情况时，时钟阶段控制电路300可缓步地调升提供至处理核心的核心时钟信号CK3的时钟频率。在本实施例中，恢复期间的时间长度可等于第一响应期间或第二响应期间的时间长度，但本发明并不加以限制。

图4是本发明的一实施例的时钟信号的切换示意图。参考图3及图4，第一过电流警报信号301可例如是具有如图4所示的电压变化的电压信号，并且第二过电流警报信号302也可例如具有相同或类似如图4所示的电压变化的电压信号。先说明的是，在本实施例中，第一时钟信号CK1可例如具有时钟频率CLK。第二时钟信号CK2_1～CK2_N可例如分别具有时钟频率(CLK/n)～(CLK/n+N-1)，其中n为正整数，并且(n+N-1)例如小于64。换言之，当多路复用器130以高时钟频率至低时钟频率且多阶段切换的形式依序输出时钟信号时，第一阶段的降频比例可为n/(n+1)，第二阶段的降频比例可为(n+1)/(n+2)，并且以此类推。值得注意的是，各阶段的降频比例可介于15％至20％之间。

在本实施例中，时间t0至时间t3的期间可为过电流保护的响应阶段，并且时间t3至时间t6的期间可为过电流保护的恢复阶段。在时间t0，当寄存器电路311接收到第一过电流警报信号301从电压V1(低电压位准)改变为电压V2(高电压位准)时，表示系统单芯片的工作电流的在一期间的平均值高于第一电流阈值。在本实施例中，寄存器电路311可输出控制信号306至状态机电路312，以使状态机电路312可控制多路复用器330例如从输出具有时钟频率f0(例如CLK/n)的核心时钟信号CK3(例如第二时钟信号CK2_1)切换为输出具有时钟频率f1(例如CLK/(n+1))的核心时钟信号CK3(例如第二时钟信号CK2_2)。

接着，等待参考时钟信号CKR的几个参考时钟周期(clock cycle)的时间长度的降频等待期间后，在时间t1，状态机电路312可控制多路复用器330例如从输出具有时钟频率f1(例如CLK/(n+1))的核心时钟信号CK3(例如第二时钟信号CK2_2)切换为输出具有时钟频率f2(例如CLK/(n+2))的核心时钟信号CK3(例如第二时钟信号CK2_3)。

接着，等待参考时钟信号CKR的几个参考时钟周期的时间长度的降频等待期间后，在时间t2，状态机电路312可控制多路复用器330例如从输出具有时钟频率f2(例如CLK/(n+2))的核心时钟信号CK3(例如第二时钟信号CK2_3)切换为输出具有时钟频率f3(例如CLK/(n+3))的核心时钟信号CK3(例如第二时钟信号CK2_4)。如此一来，时钟阶段控制电路300可在时间t2完成核心时钟信号CK3的降频操作。

然而，值得注意的是，在时间t0至时间t2之间，当寄存器电路311接收到第二过电流警报信号302从电压V1改变为电压V2时，表示系统单芯片的工作电流发生瞬间电流高于第二电流阈值。在本实施例中，寄存器电路311可输出控制信号306至状态机电路312，以使状态机电路312可控制多路复用器330缩短核心时钟信号CK3从时钟频率f0依序调降至时钟频率f3切换时间长度，以快速地切换为输出具有时钟频率f3(例如CLK/(n+3))的核心时钟信号CK3(例如第二时钟信号CK2_4)。例如，在时间t0至时间t1之间，当寄存器电路311接收到第二过电流警报信号302从电压V1改变为电压V2时，状态机电路312可控制多路复用器330在时间t2之前快速地分阶调降核心时钟信号CK3的时钟频率从时钟频率f1、时钟频率f2至时钟频率f3。如此一来，时钟阶段控制电路300在系统单芯片发生过电流事件的过程中仍可有效地维持处理核心的运作，而避免发生系统关闭而中断处理核心的处理运算。

然而，值得注意的是，在本发明的另一些实施例中，当寄存器电路311接收到第二过电流警报信号302从电压V1改变为电压V2时，多路复用器330也可采用较少切换阶层(较高降频比例)的方式来调降核心时钟信号CK3的时钟频率，例如多路复用器330依序切换核心时钟信号CK3的时钟频率从时钟频率f0、时钟频率f2至时钟频率f3。

接着，在时间t3，当寄存器电路311接收到第一过电流警报信号301从电压V2(高电压位准)改变为电压V1(低电压位准)时，表示第一过电流警报信号301解除。在本实施例中，在时间t4，寄存器电路311可输出控制信号306至状态机电路312，以使状态机电路312可控制多路复用器330例如从输出具有时钟频率f3(例如CLK/(n+3)的核心时钟信号CK3(例如第二时钟信号CK2_4)切换为输出具有时钟频率f2(例如CLK/(n+2))的核心时钟信号CK3(例如第二时钟信号CK2_3)。

接着，等待参考时钟信号CKR的几个参考时钟周期的时间长度的升频等待期间后，在时间t5，状态机电路312可控制多路复用器330例如从输出具有时钟频率f3(例如CLK/(n+2))的核心时钟信号CK3(例如第二时钟信号CK2_3)切换为输出具有时钟频率f1(例如CLK/(n+1))的核心时钟信号CK3(例如第二时钟信号CK2_2)。

接着，等待参考时钟信号CKR的几个参考时钟周期的时间长度的升频等待期间后，在时间t6，状态机电路312可控制多路复用器330例如从输出具有时钟频率f1(例如CLK/(n+1))的核心时钟信号CK3(例如第二时钟信号CK2_2)切换为输出具有时钟频率f0(例如CLK/(n))的核心时钟信号CK3(例如第二时钟信号CK2_1)。

如此一来，时钟阶段控制电路300可在时间t6恢复核心时钟信号CK3的时钟频率。因此，本实施例的时钟阶段控制电路300可自动地对应于系统单芯片的过电流事件来自动地调降系统单芯片的处理核心的核心时钟频率，以对处理核心实现有效的过电流保护功能，并且当过电流事件结束后，可自动地调升系统单芯片的处理核心的核心时钟频率，以恢复处理核心的效能。

另外，值得注意的是，本实施例的调频数据305可包括如前述的调降时钟频率操作以及调升时钟频率操作的各个响应期间的时间长度、升降频比例、升降频次数以及各升降频阶段之间的等待时间长度的相关调频设定参数，以使寄存器电路311经设置后可根据不同的过电流警报信号来输出相应的控制信号，以控制多路复用器330可实现前述的调降时钟频率操作以及调升时钟频率操作。

图5是本发明的又一实施例的时钟阶段控制电路的电路示意图。参考图5，时钟阶段控制电路500包括控制器510、第一分频器521、第二分频器522以及多路复用器530、540、551～554。控制器510包括寄存器电路512以及状态机电路511。寄存器电路512耦接状态机电路511。状态机电路511耦接分频器521、522以及多路复用器530、540、551～554。第二分频器522的一个输入端耦接第一分频器521的输出端，以接收由第一分频器521输出的时钟信号。在本实施例中，寄存器电路512可接收第一过电流警报信号501、第二过电流警报信号502以及调频数据505。寄存器电路512可从状态机电路511接收状态信号507，并且输出控制信号506至状态机电路511。状态机电路511可分别输出选择信号5031～5036至多路复用器530、540、551～554，以分别控制多路复用器530、540、551～554。状态机电路512可分别输出分频信号5041、5042至第一分频器521以及第二分频器522。状态机电路511可输出状态信号508，并且状态机电路511还可接收参考时钟信号CKR以及功率信息509。

值得注意的是，本实施例为上述图3的一种具体实施范例。因此，本实施例的时钟阶段控制电路500的相关电路特征、信号内容以及实施方式，可参照上述图3实施例的说明，而可获致足够的教示、建议以及实施说明，因在此不多加赘述。

相较于图3，本实施例的时钟阶段控制电路500可设置有两个分频器以及多个多路复用器。在本实施例中，第一分频器521可例如对具有4千兆赫兹(GHz)的第一时钟信号进行分频，以产生第二时钟信号CK2_1～CK2_4。第二分频器522可例如对具有7.9千兆赫兹的第一时钟信号进行分频，以产生第二时钟信号CK2_5～CK2_8。换言之，第一分频器521以及第二分频器522可分别对应于提供不同第一时钟信号的不同锁相回路电路。

在本实施例中，第一分频器521耦接多路复用器530、551～554。第一分频器521提供第二时钟信号CK2_1、CK2_2至多路复用器530。第一分频器521提供第二时钟信号CK2_2至多路复用器551。第一分频器521提供第二时钟信号CK2_3至多路复用器552、553。第一分频器521提供第二时钟信号CK2_4至多路复用器554。第二分频器522耦接多路复用器540、551～554。第二分频器522提供第二时钟信号CK2_5至多路复用器551。第二分频器522提供第二时钟信号CK2_6至多路复用器540、552。第二分频器522提供第二时钟信号CK2_7至多路复用器553。第二分频器522提供第二时钟信号CK2_8至多路复用器554。

在本实施例中，时钟阶段控制电路500可例如设置于执行影像处理功能的芯片。多路复用器540可例如根据选择信号5032来输出第二时钟信号CK2_1、CK2_2、CK2_6的其中之一，以作为核心时钟信号CK3。多路复用器551可例如根据选择信号5033来输出第二时钟信号CK2_2、CK2_5，以作为时钟信号CK4。时钟信号CK4可例如提供于系统单芯片中的数据收发电路。多路复用器552可例如根据选择信号5034来输出第二时钟信号CK2_3、CK2_6，以作为时钟信号CK5。时钟信号CK5可例如提供于系统单芯片中的相关系统电路。多路复用器553可例如根据选择信号5035来输出第二时钟信号CK2_3、CK2_7，以作为时钟信号CK6。时钟信号CK6可例如提供于系统单芯片中的影像解码电路。多路复用器554可例如根据选择信号5036来输出第二时钟信号CK2_4、CK2_8，以作为时钟信号C7。时钟信号CK7可例如提供于系统单芯片中的影像编码电路。

在本实施例中，当寄存器电路512接收中断信号第一过电流警报信号501以及第二过电流警报信号502的至少其中之一时，寄存器电路512可输出控制信号506至状态机电路511。状态机电路511可根据控制信号506来输出选择信号5031、5032至多路复用器530、540，并且输出分频信号5041、5042至第一分频器521以及第二分频器522，以使第一分频器521可根据分频信号5041输出第二时钟信号CK2_1、CK2_2至多路复用器530，并且使第二分频器522可根据分频信号5042输出第二时钟信号CK2_6至多路复用器540。在本实施例中，第二时钟信号CK2_1、CK2_2、CK2_6具有不同的时钟频率。第二时钟信号CK2_1例如具有最高时钟频率，第二时钟信号CK2_6例如具有最低时钟频率，并且第二时钟信号CK2_2的时钟频率介于第二时钟信号CK2_1、CK2_6之间。对此，状态机电路512可透过控制多路复用器530、540，以依序切换输出第二时钟信号CK2_1、CK2_2、CK2_6作为核心时钟信号CK3，而实现缓步调降核心时钟信号CK3的时钟频率的功能。或者是，状态机电路511可透过控制多路复用器530、540，以从输出第二时钟信号CK2_1直接切换为输出第二时钟信号CK2_6作为核心时钟信号CK3，而实现立即调降核心时钟信号CK3的时钟频率的功能。

同理，当寄存器电路512接收中断信号第一过电流警报信号501以及第二过电流警报信号502的至少其中之一时，状态机电路511可透过分别控制多路复用器551～554，以使多路复用器551～554可分别切换其输出的时钟信号。因此，本实施例的时钟阶段控制电路500可自动地对应于系统单芯片的过电流事件来自动地调整系统单芯片的处理核心以及其他相关电路的时钟频率，以对系统单芯片的整体电路实现有效的过电流保护功能。

另外，本实施例的时钟阶段控制电路500在未进行过电流保护操作的状态下，还可用于当对应于第一分频器521的锁相回路电路需进行重新编程(re-programming)操作时，控制器510亦可透过分别控制多路复用器530、540、551～554，以使多路复用器530、540、551～554分别输出由第二分频器522提供的多个第二时钟信号。并且，当第一分频器521的锁相回路电路经重新启动(re-start)而重新锁定(re-lock)压控振荡器的频率至稳定后，控制器510可再次透过分别控制多路复用器530、540、551～554，以恢复输出由第一分频器521提供的多个第二时钟信号。

综上所述，本发明的时钟阶段控制电路以及时钟阶段控制方法，可根据系统单芯片所提供的中断信号来对应地调整提供至系统单芯片的处理核心的核心时钟信号的时钟频率，以有效避免过电流事件造成系统停止运转，处理核心操作异常，甚至芯片损坏的情况。并且，本发明的时钟阶段控制电路以及时钟阶段控制方法，可提供两种降频手段的过电流保护机制，以使在发生不同过电流事件的情况下可有效地降低处理核心的效能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。