阅读说明：本技术 半导体结构及其制作方法 (Semiconductor structure and manufacturing method thereof ) 是由 叶柏良 吴振中 邓德彰 张家铭 于 2019-10-18 设计创作，主要内容包括：一种半导体结构及其制作方法,其中半导体结构配置于基板上,包括第一金属层设置于基板上、栅绝缘层设置于基板上、氧化物半导体层设置于栅绝缘层上、蚀刻阻挡图案设置于氧化物半导体层上以及第二金属层设置于蚀刻阻挡图案上。第一金属层包括栅极线。栅绝缘层覆盖栅极线。氧化物半导体层的图案化定义出氧化物半导体图案。第二金属层包括源极与漏极电性连接至氧化物半导体图案。部分蚀刻阻挡图案位于第二金属层与氧化物半导体层之间。第二金属层还包括信号线设置于蚀刻阻挡图案上并电性连接氧化物半导体图案。一种半导体结构的制作方法亦被提出。(A semiconductor structure and a manufacturing method thereof are provided, wherein the semiconductor structure is arranged on a substrate and comprises a first metal layer arranged on the substrate, a gate insulating layer arranged on the substrate, an oxide semiconductor layer arranged on the gate insulating layer, an etching barrier pattern arranged on the oxide semiconductor layer and a second metal layer arranged on the etching barrier pattern. The first metal layer includes a gate line. The gate insulating layer covers the gate line. The patterning of the oxide semiconductor layer defines an oxide semiconductor pattern. The second metal layer comprises a source electrode and a drain electrode which are electrically connected to the oxide semiconductor pattern. The partial etching barrier pattern is positioned between the second metal layer and the oxide semiconductor layer. The second metal layer further comprises a signal line arranged on the etching barrier pattern and electrically connected with the oxide semiconductor pattern. A method for fabricating a semiconductor structure is also provided.)

半导体结构及其制作方法

技术领域

本发明涉及一种半导体结构及其制作方法，且特别涉及一种包括蚀刻阻挡图案的半导体结构及其制作方法。

背景技术

随着现代信息科技的进步，各种不同规格的显示器已被广泛地应用在消费者电子产品的屏幕之中。以目前市场的潮流来说，高画质的液晶显示器(Liquid CrystalDisplay，LCD)及有机电激发光显示器(Organic Electro-luminescent Display，OELD或称为OLED)的工艺包括将半导体元件阵列排列于基板上，而半导体元件包含薄膜晶体管(ThinFilm Transistor，TFT)以及像素结构。

一般而言，高画质显示器的薄膜晶体管选用金属氧化物半导体层。金属氧化物半导体层(例如：氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO))会因为氧空缺而产生载子(电子)，因此本身即为导通状态，且起始电压(threshold voltage，Vt)一般为负值而会导致漏电流的问题。如此一来，现有的工艺方法不能在同层制作连接至金属氧化物半导体层的源极、漏极以及其它信号线之后，即进行开路及短路测试与导线修补程序。因此，如何开发出一种具有优良电性以及方便进行检测及修补程序的半导体结构，实为研发者所欲实现的目标的一。

发明内容

本发明提供一种半导体结构及其制作方法，适于方便进行检测及修补程序、且具有优良电性，还可以减少掩模数量并降低成本。

本发明的半导体结构的制作方法，包括以下步骤。提供基板。形成第一金属层于基板上并图案化第一金属层以定义出栅极线与遮蔽金属图案。形成栅绝缘层于基板上并覆盖栅极线与遮蔽金属图案。形成氧化物半导体材料层于栅绝缘层上。对氧化物半导体材料层进行退火处理。形成蚀刻阻挡材料层于氧化物半导体材料层上。形成光刻胶材料层于蚀刻阻挡材料层上。以半调式掩模定义光刻胶材料层，以形成光刻胶图案。以光刻胶图案做为掩模，图案化蚀刻阻挡材料层，以形成蚀刻阻挡图案。以光刻胶图案做为掩模，图案化氧化物半导体材料层，以形成氧化物半导体层并定义第一开口，且第一开口重叠栅绝缘层。进行灰化程序，以移除光刻胶图案。通过蚀刻阻挡图案做为掩模，图案化栅绝缘层，以形成第一接触窗，且第一接触窗重叠遮蔽金属图案，其中第一接触窗于基板上的正投影位于第一开口于基板上的正投影之内。形成第二金属层于蚀刻阻挡图案上并图案化第二金属层以定义出源极、漏极、信号线以及数据线。部分蚀刻阻挡图案位于第二金属层与氧化物半导体材料层之间，且数据线通过第一接触窗以电性连接至遮蔽金属图案。以及，图案化氧化物半导体层，以定义出氧化物半导体图案。源极与漏极及信号线电性连接至氧化物半导体图案。

本发明的半导体结构配置于基板上，包括第一金属层设置于基板上，且包括栅极线电性连接至栅极、栅绝缘层设置于基板上并覆盖栅极线、氧化物半导体层设置于栅绝缘层上且具有一第一开口、蚀刻阻挡图案设置于氧化物半导体层上及氧化物半导体图案的部分上、以及第二金属层设置于蚀刻阻挡图案上。栅绝缘层具有第一接触窗重叠第一金属层。氧化物半导体层的图案化定义出氧化物半导体图案。第二金属层包括源极与漏极电性连接至氧化物半导体图案，且部分蚀刻阻挡图案位于第二金属层与氧化物半导体之间。第二金属层还包括信号线设置于蚀刻阻挡图案上并电性连接至氧化物半导体图案，且第二金属层通过第一接触窗以电性连接至第一金属层。

基于上述，本发明一实施例的半导体结构及其制作方法，可通过将具有氧原子的蚀刻阻挡图案直接设置于在氧化物半导体层及/或氧化物半导体图案上，因此蚀刻阻挡图案可用以提供氧原子至氧化物半导体层及/或氧化物半导体图案，进而改善氧空缺的问题。如此一来，除了提升氧化物半导体图案的电性，并可使其具有半导体的特性。如此，本实施例的半导体结构可在完成形成源极、漏极以及信号线的步骤之后，即可直接进行开路测试与短路测试。如此，不需另外进行开口程序而适于方便进行检测及修补程序，还可减少断线的风险以具有优良电性，进而缩短工艺时间并降低成本。再者，可通过一道掩模以形成蚀刻阻挡图案以及氧化物半导体层，并通过将蚀刻阻挡图案做为掩模而对栅绝缘层进行图案化。因此，本发明的半导体结构及其制作方法可以减少所使用的掩模数量，进一步地降低制作成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。

附图说明

图1为本发明的一实施例的半导体结构的局部俯视示意图。

图2A至图2H为图1沿剖面线A-A’及B-B’的制作流程的剖面示意图。

图3A至图3D为图1沿剖面线C-C’的制作流程的剖面示意图。

图4为图1沿剖面线D-D’的剖面示意图。

附图标记说明：

10：半导体结构

100：基板

111：栅极线

112：遮蔽金属图案

112a、145、DLa：侧边

120：栅绝缘层

140：氧化物半导体层

140’：氧化物半导体材料层

141：另一短边

142：氧化物半导体图案

143：短边

160：蚀刻阻挡图案

160’：蚀刻阻挡材料层

180：光刻胶图案

180’：光刻胶材料层

182：显影后的凸部

182’：凸部

184’：凹部

191：第一平坦层

192：第二平坦层

210：信号线

213、Sa：长边

A-A’、B-B’、C-C’、D-D’：剖面线

C1、C2：存储电容

CF：色阻层

CH：通道区

COM：共用电极线

D：漏极

DL：数据线

G：栅极

H1：第一厚度

H2：第二厚度

K1、K2、K3：距离

M1：第一金属层

M2：第二金属层

O1：第一开口

O2：第二开口

O3：第三开口

PE：像素电极

S：源极

T：薄膜晶体管

V1：第一接触窗

V2：第二接触窗

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。如本领域技术人员将认识到的，可以以各种不同的方式修改所描述的实施例，而不脱离本发明的构思或范围。

在附图中，为了清楚起见，放大了各元件等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在“另一元件上”、或“连接到另一元件”、“重叠于另一元件”时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电连接。

应当理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的“第一元件”、“部件”、“区域”、“层”、或“部分”可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。

这里使用的术语仅仅是为了描述特定实施例的目的，而不是限制性的。如本文所使用的，除非内容清楚地指示，否则单数形式“一”、“一个”和“该”旨在包括复数形式，包括“至少一个”。“或”表示“及/或”。如本文所使用的，术语“及/或”包括一个或多个相关所列项目的任何和所有组合。还应当理解，当在本说明书中使用时，术语“包括”及/或“包括”指定所述特征、区域、整体、步骤、操作、元件的存在及/或部件，但不排除一个或多个其他特征、区域整体、步骤、操作、元件、部件及/或其组合的存在或添加。

此外，诸如“下”或“底部”和“上”或“顶部”的相对术语可在本文中用于描述一个元件与另一元件的关系，如图所示。应当理解，相对术语旨在包括除了图中所示的方位之外的装置的不同方位。例如，如果一个附图中的装置翻转，则被描述为在其他元件的“下”侧的元件将被定向在其他元件的“上”侧。因此，示例性术语“下”可以包括“下”和“上”的取向，取决于附图的特定取向。类似地，如果一个附图中的装置翻转，则被描述为在其他元件“下方”或“下方”的元件将被定向为在其他元件“上方”。因此，示例性术语“下面”或“下面”可以包括上方和下方的取向。

本文使用的“约”、“实质上”、“基本上”、或“近似”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

本文参考作为理想化实施例的示意图的截面图来描述示例性实施例。因此，可以预期到作为例如制造技术及/或公差的结果的图示的形状变化。因此，本文所述的实施例不应被解释为限于如本文所示的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域通常可以具有粗糙及/或非线性特征。此外，所示的锐角可以是圆的。因此，图中所示的区域本质上是示意性的，并且它们的形状不是旨在示出区域的精确形状，并且不是旨在限制权利要求的范围。

图1为本发明的一实施例的半导体结构的局部俯视示意图，图1为了方便说明及观察，仅示意性地示出部分构件。图2A至图2H为图1沿剖面线A-A’及B-B’的制作流程的剖面示意图。图3A至图3D为图1沿剖面线C-C’的制作流程的剖面示意图。请先参考图1及图2H，本实施例的半导体结构10是配置于基板100上，且半导体结构10包括第一金属层M1、栅绝缘层120、氧化物半导体层140、氧化物半导体图案142、蚀刻阻挡图案160、第二金属层M2、第一平坦层191、色阻层CF、第二平坦层192以及像素电极PE。在本实施例中，第一金属层M1可定义出栅极线111与遮蔽金属层112。第二金属层M2可定义出源极S、漏极D、信号线210以及数据线DL。在一些实施例中，第一金属层M1还可以定义出多条共用电极线COM。共用电极线COM平行于栅极线111设置并交错信号线210与数据线DL。如图1所示，共用电极线COM可部分地与存储电容C1、C2重叠。在本实施例中，存储电容C1可电性连接至氧化物半导体图案142。存储电容C2可电性连接至漏极D。如此，存储电容C1、C2可提升半导体结构10充电及放电的效率及性能。以下将以一实施例简单说明半导体结构10的制作方法。

请参考图1及图2A，半导体结构10的制作方法包括以下步骤。首先，提供基板100。基板100可为刚性基板或柔性基板。举例而言，刚性基板的材质可为厚玻璃或其它可适用的材料，柔性基板的材质可为薄玻璃、聚酰亚胺(Polyimide；PI)、聚萘二甲酸乙二醇酯(Polyethylene Naphthalate；PEN)、聚乙烯对苯二甲酸酯(polyethylene terephthalate；PET)、聚醚砜(Polyethersulfone；PES)、薄金属、或其它可适用的材料，但本发明不以此为限。

请参考图2A，接着，在基板100上形成第一金属层M1。第一金属层M1可被图案化以定义出栅极线111以及遮蔽金属图案112。在一些实施例中，第一金属层M1还可定义出共用电极线COM，但本发明不以此为限。在其他的实施例中，共用电极线COM也可以与第一金属层M1同时地分别形成在基板100上，而不属于相同膜层。在本实施例中，栅极线111例如为扫描线，且栅极线111可电性连接至栅极G。如图1所示，栅极G可直接制作于栅极线111中，但本发明不以此为限。在本实施例中，第一金属层M1与共用电极线COM例如为金属材料，但本发明不限于此，在其他实施例中，第一金属层M1与共用电极线COM也可以使用其他导电材料(例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层)。在本实施例中，第一金属层M1与共用电极线COM的形成方法包括物理气相沉积法(Physical Vapor Deposition，PVD)、化学气相沉积法(Chemical VaporDeposition，CVD)或原子层沉积法(Atomic Layer Deposition，ALD)或其他合适方法，本发明不以此为限。

请参考图2B，然后，在基板100上形成栅绝缘层120，以覆盖栅极线111、栅极G、共用电极线COM与部分基板100。栅绝缘层120的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。

接着，在栅绝缘层120上形成氧化物半导体材料层140’。在本实施例中，氧化物半导体材料层140’的材质例如是包括氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)、氧化铟锌(Indium Zinc Oxide，IZO)、氧化铟镓(Indium Gallium Oxide，IGO)、氧化铟锡锌(Indium Tin Zinc Oxide，ITZO)、氧化锌(Zinc oxide，ZnO)或其他合适的材料。氧化物半导体材料层140’可为上述材质任一者的单层或是上述材质的其中多者的叠层，本发明不以此为限。在一些实施例中，氧化物半导体材料层140’的材质还可以包括金属硅化物，例如为铟硅化物(Indium Silicide，IS)，但本发明不以此为限。在本实施例中，氧化物半导体材料层140’的形成方法例如包括物理气相沉积法、化学气相沉积法或原子层沉积法或其他合适方法，本发明不以此为限。

然后，对氧化物半导体材料层140’进行退火处理(annealing)，以使氧化物半导体材料层140’结晶化而具有电性。此时，氧化物半导体材料层140’可例如因为氧空缺(oxygenvacancy)而产生载子(电子)，因此氧化物半导体材料层140’为导通状态。

接着，在氧化物半导体材料层140’上形成蚀刻阻挡材料层160’。在本实施例中，蚀刻阻挡材料层160’的材质例如是氧化物，包括氧化铪、氧化硅或氧化铝或其他合适的材料，但本发明不以此为限。在本实施例中，蚀刻阻挡材料层160’的形成方法例如包括物理气相沉积法、化学气相沉积法或原子层沉积法或其他合适方法，本发明不以此为限。

值得一提的是，由于具有氧原子的蚀刻阻挡材料层160’可直接设置于在氧化物半导体材料层140’上，因此蚀刻阻挡材料层160’可用以提供氧原子至氧化物半导体材料层140’而改善氧空缺的问题。如此一来，氧化物半导体材料层140’的起始电压可为正值，进而可改善漏电流的问题，提升氧化物半导体材料层140’的电性。在上述的设置下，氧化物半导体材料层140’还可以呈不导通的状态，而具有半导体的特性。

请参考图2C，然后，在蚀刻阻挡材料层160’上形成光刻胶材料层180’。光刻胶材料层180’例如可为正型光刻胶材料或负型光刻胶材料。本实施例例如是以光刻胶材料层180’为正型光刻胶材料举例进行说明。换句话说，光刻胶材料层180’的曝光的部分会溶于显影剂中。然而，本发明不以此为限。

请同时参考图2C及图2D，接着，光刻胶材料层180’可通过半调式掩模(half tonemask，HTM)、相转移掩模(phase shift mask)、或灰阶掩模(gray tone mask)做为掩模(未示出)，对光刻胶材料层180’进行曝光及显影的程序，以定义光刻胶材料层180’。详细而言，如图2C所示，可先通过半调式掩模(未示出)对光刻胶材料层180’上不同的部位进行不同程度的曝光程序，再透显影程序对上述不同的部位溶于显影剂中以定义出不同厚度的部位。举例而言，光刻胶材料层180’可包括凸部182’以及凹部184’且凸部182’以及凹部184’是连续的设置于蚀刻阻挡材料层160’上。凸部182’的厚度较凹部184’的厚度来得大。换句话说，凸部182’的第一厚度H1大于凹部184’的第二厚度H2。如图2C所示，第一厚度H1例如是第二厚度H2的两倍，但本发明不以此为限。在一些实施例中，依据使用者的需求，第一厚度H1也可以例如是第二厚度H2的三倍、四倍或更多倍。在一些实施例中，第一厚度H1例如为2.4微米，但本发明不以此为限。

如图2C及图2D所示，持续以半调式掩模定义光刻胶材料层180’并进行显影程序，以先移除光刻胶材料层180’中凹部184’的部分，而留下显影后的凸部182的部分以形成光刻胶图案180。在本实施例中，凸部182’的厚度大于显影后的凸部182的厚度。从另一角度而言，显影后的凸部182的厚度例如为凸部182’的第一厚度H1的一半，但本发明不以此为限。

请参考图2D及图2E，在本实施例中，于垂直基板100的方向上，图案化的光刻胶图案180仅重叠部分蚀刻阻挡材料层160’，而暴露出蚀刻阻挡材料层160’的表面。然后，以光刻胶图案180做为掩模，对蚀刻阻挡材料160’进行图案化，以形成蚀刻阻挡图案160。对蚀刻阻挡材料160’进行图案化的方法包括使用酸性或碱性溶液以去除未重叠光刻胶图案180的部分蚀刻阻挡材料160’，但本发明不以此为限。如图2E所示，蚀刻阻挡图案160是重叠于光刻胶图案180，因而将光刻胶图案180的图案移转至蚀刻阻挡图案160上。

如图2D及图2E所示，在形成蚀刻阻挡图案160的步骤之后，可先以光刻胶图案180及蚀刻阻挡图案160做为掩模，对氧化物半导体材料层140’进行图案化以形成氧化物半导体层140。如图2E所示，氧化物半导体层140部分的重叠栅极线111而不重叠共用电极线COM，但本发明不以此为限。在一些实施例中，氧化物半导体层140也可以重叠共用电极线COM。从另一角度而言，上述的对氧化物半导体材料层140’进行图案化的步骤中，可以移除部分的氧化物半导体材料层140’而暴露部分的栅绝缘层120。在上述的步骤中，还可以同时定义出第一开口O1(示出于图3C)，以于后续的工艺中使第一金属层M1电性连接至第二金属层M2。上述定义第一开口O1的步骤会于稍后的说明书段落中进行说明。此外需注意的是，图2E示出为图1的半导体结构10沿剖面线A-A’及B-B’的局部剖面图，因此没有示出图案化氧化物半导体材料层140’以形成具有第一开口O1的氧化物半导体层140。

请参考图1、图2E及图2F，然后，进行灰化(ashing)程序，以移除光刻胶图案180。接着，在蚀刻阻挡图案160上形成第二金属层M2。第二金属层M2可以部分地覆盖栅绝缘层120、氧化物半导体层140以及蚀刻阻挡图案160。从另一角度而言，部分蚀刻阻挡图案160可位于第二金属层M2与氧化物半导体层140之间。

接着，第二金属层M2可被图案化以定义出源极S、漏极D、信号线210以及数据线DL。在一些实施例中，第二金属层M2还可以定义出存储电容C1(示出于图1)、C2，但本发明不以此为限。在一些实施例中，存储电容C1、C2也可与第二金属层M2分别设置。如图1及图2F所示，存储电容C2电性连接至漏极D而属于同一膜层，且存储电容C2可以部分重叠共用电极线COM。如此，可在存储电容C2与共用电极线COM之间的栅绝缘层120产生电容。

然后，对氧化物半导体层140进行图案化以定义出氧化物半导体图案142。换句话说，如图1及图2F所示，氧化物半导体图案142与氧化物半导体层140为同一膜层且氧化物半导体图案142可被定义为重叠源极S、漏极D及信号线210的氧化物半导体层140的部分。从另一角度而言，氧化物半导体图案142于基板100上的正投影重叠栅极G于该基板100上的正投影的部分。基于导电性考量，在本实施例中，第二金属层M2(例如包括：源极S、漏极D、信号线210及数据线DL)通常使用金属材料制作，然而，本发明不限于此，在其他实施例中，第二金属层M2也可使用其他导电材质(例如：合金、金属氮化物、金属氧化物、金属氮氧化物或其他适合的材料)或金属材料与其他导电材料的堆叠层制作。于此，便完成了本实施例的半导体结构10的薄膜晶体管T(Thin Film Transistor，TFT)。

请参考图1及图2F，在本实施例中，薄膜晶体管T配置于基板100上，包括栅极G、氧化物半导体图案142、源极S与漏极D。源极S与漏极D分别相对地设置于蚀刻阻挡图案160上。栅极G与氧化物半导体图案142之间由栅绝缘层120隔开。源极S与漏极D之间的氧化物半导体图案142为通道区CH，且通道区CH重叠栅极线111上的栅极G。在本实施例中，部分的蚀刻阻挡图案160可以重叠通道区CH以及栅极G。蚀刻阻挡图案160可以暴露出部分氧化物半导体图案142，以使源极S与漏极D电性连接氧化物半导体图案142在本实施例中，薄膜晶体管T例如是底栅极型薄膜晶体管(bottom-gate TFT)，但本发明不以此为限。在其他实施例中，薄膜晶体管T也可以是顶栅极型薄膜晶体管(top-gate TFT)或其他合适类型的薄膜晶体管。在此需注意的是，图1及图2F仅示出一个薄膜晶体管T，然而其数量不以图1及图2F所示的数量为限。本技术领域技术人员应当能理解，实际上基板100上可以阵列方式设置多个薄膜晶体管T，而具有上千个、上万个或上百万个薄膜晶体管T。

在本实施例中，如图1所示，数据线DL是由金属层M2所定义出。数据线DL与栅极线111交错设置且属于不同水平面的膜层。在本实施例中，薄膜晶体管T电性连接至栅极线111与数据线DL。详细而言，栅极G与栅极线111电性连接，而源极S与数据线DL电性连接。

如图1及图2F所示，第二金属层M2还可定义出信号线210，且信号线210的延伸方向大至平行于数据线DL的延伸方向。在本实施例中，信号线210部分重叠蚀刻阻挡图案160并通过蚀刻阻挡图案160上的开口(未标示)以接触氧化物半导体图案142。如此一来，信号线210可通过氧化物半导体图案142而电性连接至薄膜晶体管T。在本实施例中，半导体结构10的薄膜晶体管T可通过信号线210实现分压的效果，因此，可提升半导体结构10的性能。

在本实施例中，信号线210的边缘与氧化物半导体图案142的边缘之间具有一距离K1。详细而言，如图1及图2F所示，氧化物半导体图案142具有一短边143以及相对前述短边143的一另一短边141。氧化物半导体图案142于基板100上的正投影的一短边143与重叠氧化物半导体图案142的信号线210于基板100上的正投影的一长边213平行。长边213为相邻氧化物半导体图案142的短边143的边缘。短边143与长边213之间的距离K1为0.5微米至1微米。换句话说，氧化物半导体图案142于基板100上的正投影突出于信号线210于基板100上的正投影，但本发明不以此为限。

在本实施例中，源极S的边缘与氧化物半导体图案142的边缘之间具有一距离K2。详细而言，如图1所示，氧化物半导体图案142于基板100上的正投影的另一短边141与源极S于基板100上的正投影的一长边Sa平行。长边Sa为相邻氧化物半导体图案142的另一短边141的边缘。另一短边141与该长边Sa之间的距离K2为0.5微米至1微米。换句话说，氧化物半导体图案142于基板100上的正投影突出于源极S于基板100上的正投影，但本发明不以此为限。

值得一提的是，本实施例可通过将蚀刻阻挡图案160直接设置于在氧化物半导体层140及/或氧化物半导体图案142上，以提供氧原子至氧化物半导体层140及/或氧化物半导体图案142，进而改善氧空缺的问题。如此，相较于现有工艺于形成源极S与漏极D后，再形成保护层于氧化物半导体图案142上，才能进行开路测试与短路测试，本实施例的氧化物半导体图案142已在形成蚀刻阻挡图案160的步骤后而具有半导体的特性。因此，本实施例在完成第二金属层M2的图案化(例如：形成源极S、漏极D、信号线210以及数据线DL的步骤)以及定义出氧化物半导体图案142的步骤之后，即可进行电性测试程序(未示出)。借此，对源极S、漏极D以及信号线210直接进行开路测试与短路测试。在上述的设置下，除了不需另外进行开口程序暴露待测试的源极S、漏极D以及信号线210而适于方便进行检测及修补程序，还可以避免开孔暴露源极S、漏极D以及信号线210的程序，减少断线的风险以具有优良电性。如此一来，还可以缩短工艺时间并降低成本。

请参考图2G，接着，在蚀刻阻挡图案160上形成第一平坦层191。第一平坦层191覆盖部分的栅绝缘层120、蚀刻阻挡图案160以及第二金属层M2(例如：源极S、漏极D、信号线210以及存储电容C2)。第一平坦层191具有第二接触窗V2。如图1及图2G所示，于垂直基板100的方向上，第二接触窗V2重叠存储电容C1、C2的部分。从另一角度而言，第二接触窗V2可以暴露出存储电容C1、C2(图2G仅示出存储电容C2)的表面。在本实施例中，第一平坦层191的材质例如包括无机材料。无机材料例如是包括氧化硅、氮化硅、氮氧化硅或上述至少二种材料的堆叠层，但本发明不以此为限。

然后，在第一平坦层191上形成色阻层CF。色阻层CF举例为具有彩色滤光功能的光刻胶层。在本实施例中，色阻层CF设置于具有薄膜晶体管T阵列的基板100上。换句话说，基板100例如是将彩色滤光层(color filter layer)整合至阵列基板(Color Filter onArray，COA)的技术。然而，本发明不以此为限，在一些实施例中，色阻层CF也可设置于彩光基板上而设置于基板100的对向。

在本实施例中，色阻层CF具有第二开口O2，且于垂直基板100的方向上，第二开口O2重叠第二接触窗V2与存储电容C2。换句话说，第二开口O2与第二接触窗V2共同暴露出存储电容C2。此外，如图2G所示，第二接触窗V2于该基板100上的正投影位于该第二开口O2于该基板100上的正投影之内。

接着，在色阻层CF上形成第二平坦层192。第二平坦层192具有第三开口O3，且于垂直基板100的方向上，第三开口O3重叠该第二接触窗V2。在本实施例中，第三开口O3可以完全重叠第二接触窗V2，但本发明不以此为限。在本实施例中，第二平坦层192的材质例如包括有机材料。有机材料例如是包括聚酯类(PET)、聚烯类、聚丙酰类、聚碳酸酯类、聚环氧烷类、聚苯烯类、聚醚类、聚酮类、聚醇类、聚醛类、其它合适的材料、或上述的组合，但本发明不以此为限。在其他实施例中，第二平坦层192的材质也可以包括光刻胶材料。

上述是以形成第一平坦层191、色阻层CF及第二平坦层192时分别形成第二接触窗V2、第二开口O2以及第三开口O3为例进行说明，但本发明不以此为限。在一些实施例中，可以在形成色阻层CF之后，对色阻层CF进行图案化以形成第二开口O2。接着形成第二平坦层192，且部分共形地填入第二开口O2。之后，再进行一次微影(光刻)蚀刻程序以同时对第一平坦层191与第二平坦层192进行图案化，而同时形成第三开口O3以及重叠第三开口O3的第二接触窗V2，并暴露出漏极D。借此，第三开口O3与第二接触窗V2于基板100上的正投影均位于第二开口O2于基板100上的正投影之内，但本发明不以此为限。

请参考图2H，然后，在第二平坦层192上形成像素电极PE。在本实施例中，像素电极PE与薄膜晶体管T电性连接。详细而言，像素电极PE可通过第二开口O2、第三开口O3以及第二接触窗V2与存储电容C2电性连接。接着，通过存储电容C2接触漏极D而电性连接至薄膜晶体管T。像素电极PE为透明导电材料，其包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。至此，以大致完成半导体结构10的薄膜晶体管T的制作。

值得一提的是，本实施例可以通过形成蚀刻阻挡图案160的掩模以同时对栅绝缘层120进行图案化并定义出第一接触窗V1。以下将以一实施例简单说明将第一金属层M1电性连接至第二金属层M2的方法。

请参考图1、图2A及图3A，在本实施例中，于第一金属层M1定义出栅极线111的步骤时，可同时定义出遮蔽金属图案112。如图1所示，遮蔽金属图案112的数量可为多个，例如4个，但其数量不以图1所示为限。

请参考图1、图2C及图3B，接着，在遮蔽金属图案112上依序形成栅绝缘层120、氧化物半导体层140’以及蚀刻阻挡材料层160’。接着，在蚀刻阻挡材料层160’上形成光刻胶材料层180’。如图3B所示，光刻胶材料层180’包括相对较厚的凸部182’以及相对较薄的凹部184’。图3B的光刻胶材料层180’的凸部182’与凹部184’的形成方法于图2C所示方法相同，故不再赘述。

请参考图1、图2D、图3B及图3C，然后，通过半调式掩模(未示出)定义光刻胶材料层180’并进行显影程序，以先移除光刻胶材料层180’中凹部184’的部分，而留下显影后的凸部182的部分以形成光刻胶图案180。请参考图2E及图3C，接着，以光刻胶图案180做为掩模，形成蚀刻阻挡图案160以及氧化物半导体层140。在本实施例中，蚀刻阻挡图案160以及氧化物半导体层140的边缘可以切齐，但不以此为限。在上述形成氧化物半导体层140的步骤中，可于重叠遮蔽图案112之处定义出第一开口O1。如图3C所示，于垂直基板100的方向上，第一开口O1重叠栅绝缘层120以及遮蔽图案112。从另一角度而言，第一开口O1暴露栅绝缘层120。

请参考图1、图2F、图3C及图3D，接着，通过光刻胶图案180及蚀刻阻挡图案160做为掩模对栅绝缘层120进行图案化，以形成第一接触窗V1。如图1及图3D所示，第一接触窗V1重叠遮蔽金属图案112。从另一角度而言，第一接触窗V1于基板100上的正投影位于第一开口O1于该基板100上的正投影之内。

简言之，在上述的设置下，本实施例可通过一道掩模以形成蚀刻阻挡图案160以及氧化物半导体层140，并通过将蚀刻阻挡图案160做为掩模而对栅绝缘层120进行图案化形成第一接触窗V1。因此，本实施例可以将现有图案化氧化物半导体材料层140’的掩模与图案化栅绝缘层120的掩模整合为同一道掩模，以减少所使用的掩模数量，进而降低制作成本。

接着，如图2F及图3D所示，于移除光刻胶图案180后，在蚀刻阻挡图案160上形成第二金属层M2，并定义出数据线DL。在本实施例中，数据线DL设置于蚀刻阻挡图案160上并共形地填入第一开口O1及第一接触窗V1中。因此，第二金属层M2的数据线DL可以通过第一接触窗V1以电性连接至第一金属层M1的遮蔽金属层112。此外，如图1及图3D所示，数据线DL与遮蔽金属图案112之间夹设有蚀刻阻挡图案160及氧化物半导体层140。另外，数据线DL部分重叠遮蔽金属图案112。

在本实施例中，数据线DL的边缘与氧化物半导体层140的边缘之间具有一距离K3。详细而言，如图1及图3D所示，氧化物半导体层140于基板100上的正投影的侧边145与遮蔽金属图案112的侧边112a切齐，且与数据线DL于基板100上的正投影的侧边DLa平行。侧边DLa为相邻氧化物半导体层140的侧边145的边缘。侧边145与侧边DLa之间的距离K3为0.5微米至1微米。换句话说，氧化物半导体140于基板100上的正投影突出于数据线DL于基板100上的正投影，但本发明不以此为限。

在上述的设置下，可以进一步降低数据线DL与遮蔽金属层112之间产生寄生电容的几率。另外，数据线DL还可以通过电性连接至遮蔽金属层112来增加传递信号的面积以及降低断线导致开路的风险，增加半导体结构10的性能及可靠性。

图4为图1沿剖面线D-D’的剖面示意图。请参考图1、图3D及图4。图4所示出的数据线DL的剖面示意图与图3D所示出的数据线DL的剖面示意图相似，其差异在于，图4的数据线DL不电性连接至遮蔽金属图案112。具体而言，数据线DL与遮蔽金属图案112之间夹设有栅绝缘层120、氧化物半导体层140以及蚀刻阻挡图案160。此外，数据线DL的侧边DLa于基板100上的正投影与氧化物半导体层140的侧边145于基板100上的正投影之间具有距离K3，且距离K3为0.5微米至1微米。在上述的设置下，栅绝缘层120、氧化物半导体层140以及蚀刻阻挡图案160可以进一步降低数据线DL与遮蔽金属层112之间产生寄生电容的几率，而增加半导体结构10的性能。

综上所述，本发明一实施例的半导体结构及其制作方法可通过将具有氧原子的蚀刻阻挡图案直接设置于在氧化物半导体层及/或氧化物半导体图案上，因此蚀刻阻挡图案可用以提供氧原子至氧化物半导体层及/或氧化物半导体图案，进而改善氧空缺的问题。如此一来，氧化物半导体图案的起始电压可为正值，进而可改善漏电流的问题，提升氧化物半导体图案的电性，且具有半导体的特性。如此，本实施例的半导体结构可在完成形成源极、漏极以及信号线的步骤之后，即可直接进行开路测试与短路测试。如此，不需另外进行开口程序而适于方便进行检测及修补程序，还可减少断线的风险以具有优良电性，进而缩短工艺时间并降低成本。

再者，本发明的半导体结构及其制作方法可通过一道掩模以形成蚀刻阻挡图案以及氧化物半导体层，并通过将蚀刻阻挡图案做为掩模而对栅绝缘层进行图案化。因此，本发明可以将现有图案化氧化物半导体材料层的掩模与图案化栅绝缘层的掩模整合为同一道掩模，以减少所使用的掩模数量，进一步地降低制作成本。

此外，半导体结构的数据线还可以通过电性连接至遮蔽金属层来增加传递信号的面积以及降低断线导致开路的风险，增加半导体结构的性能及可靠性。另外，数据线与遮蔽金属图案之间还可以夹设有栅绝缘层、氧化物半导体层以及蚀刻阻挡图案，以进一步降低数据线与遮蔽金属层之间产生寄生电容的几率，进而增加半导体结构的性能。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。