阅读说明：本技术 Rram电路及在rram器件中形成细丝的方法 (RRAM circuit and method of forming a filament in a RRAM device ) 是由 邹宗成 曾佩玲 林钲峻 于 2019-06-03 设计创作，主要内容包括：电路包括偏置电压生成器和限流器。偏置电压生成器,配置为接收第一参考电压,并且响应于第一电流和所述第一参考电压输出偏置电压。限流器配置为接收输入端的第二电流、第二参考电压和所述偏置电压,并且响应于所述第二参考电压和所述输入端的电压电平,将所述第二电流限制为电流限制等级,所述输入端的电压电平基于所述偏置电压。本发明的实施例提供了RRAM电路及在RRAM器件中形成细丝的方法。(the circuit includes a bias voltage generator and a current limiter. A bias voltage generator configured to receive a first reference voltage and output a bias voltage in response to a first current and the first reference voltage. The current limiter is configured to receive a second current at the input, a second reference voltage, and the bias voltage, and limit the second current to a current limit level in response to the second reference voltage and a voltage level at the input, the voltage level at the input being based on the bias voltage. Embodiments of the invention provide RRAM circuits and methods of forming filaments in RRAM devices.)

RRAM电路及在RRAM器件中形成细丝的方法

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地涉及RRAM电路及在RRAM器件中形成细丝的方法。

背景技术

在一些应用中，存储器电路将数据存储在包括电阻式随机存取存储器(RRAM)单元的阵列中。单个RRAM单元可编程为高阻状态(HRS)或低阻状态(LRS)，每个状态表示由RRAM单元存储的逻辑状态。

发明内容

根据本发明的一方面，提供了一种电阻式随机存取存储器(RRAM)电路，包括：偏置电压生成器，配置为接收第一参考电压，并且响应于第一电流和所述第一参考电压输出偏置电压；以及限流器，配置为接收输入端的第二电流、第二参考电压和所述偏置电压，并且响应于所述第二参考电压和所述输入端的电压电平，将所述第二电流限制为电流限制等级，其中，所述输入端的电压电平基于所述偏置电压。

根据本发明的另一方面，提供了一种电阻式随机存取存储器(RRAM)电路，包括：RRAM器件，配置为响应于位线电压输出单元电流；偏置电压生成器，配置为接收第一电流和参考电压，并且响应于所述第一电流和参考电压输出偏置电压；以及限流器，配置为接收所述单元电流、所述参考电压、和所述偏置电压，并且响应于所述单元电流、所述参考电压、和所述偏置电压，将所述单元电流限制为电流限制等级。

根据本发明的又一方面，提供了15.一种在电阻式随机存取存储器(RRAM)器件中形成细丝的方法，所述方法包括：横跨所述RRAM器件的电阻层应用单元电压；检测响应于应用的单元电压所生成的通过所述电阻层的电流的增加；以及响应于检测所述电流的增加，使用第一开关器件减小通过所述电阻层的电流。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1是根据一些实施例的存储器电路的示意图。

图2A和图2B是根据一些实施例的选择电路图。

图3A是根据一些实施例的RRAM装置的示意图。

图3B是根据一些实施例的可变电阻结构示意图。

图4是根据一些实施例的偏置电压生成器的示意图。

图5A是根据一些实施例的限流器的示意图。

图5B和5C是根据一些实施例的限流器工作参数图。

图6是根据一些实施例的存储器电路工作参数图。

图7是根据一些实施例限制电流的方法的流程图。

具体实施方式

本发明提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件、值、操作、材料、配置等的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。预期其他部件、值、操作、材料、配置等例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

在各种实施例中，电路通过包括偏置电压生成器和限流器被配置为限制电流，例如RRAM编程电流。偏置电压生成器配置为接收第一参考电压和第一电流，并输出偏置电压。限流器配置为在输入端处接收偏置电压、第二参考电压和第二电流，并响应于输入端处的第二参考电压和电压电平，将第二电流限制为电流限制等级。通过响应于输入端电压电平，电路能够在编程操作期间动态地限制第二电流，例如，在RRAM装置中形成细丝。输入端的电压电平基于偏置电压，使得动态限流能力部分取决于第一参考电压和第一电流。

通过在编程操作期间达到预定的RRAM电流之后，减小电压和电流，电路运行以避免过应力条件，从而与在达到预定的RRAM电流之后没有减小电压和电流的方法相比较，改善了编程可靠性。

在一些实施例中，电路被配置为在达到预定RRAM电流之后的预定义的延时时间后进一步限制或断开电流，从而能够控制细丝生长，以与在达到预定RRAM电流之后的预定义的延时时间后没有进一步限制或断开电流相比较，改善了数据保留。

图1是根据一些实施例的存储器电路100的示意图。存储器电路100包括选择电路110、存储器单元120、电流源130、偏置电压生成器140和限流器150。如下面所讨论的，偏置电压生成器140被配置为基于从电流源130接收的电流I1输出偏置电压VB，以及限流器150配置为基于偏置电压VB和输入端151处的电压VD限制电流Ic，存储器电路100从而被配置为限制通过存储器单元120的电流Ic。

选择电路110和存储器单元120串联耦合在位线BL和限流器150之间。电流源130和偏置电压生成器140串联耦合在电源节点VDDN和限流器150之间。考虑基于直接电连接或包含一个或多个附加电路元件的电连接来耦合两个或更多电路元件，并且由此能够通过晶体管或其他开关器件控制该两个或更多电路元件，例如，制成的电阻或开路。

在一些实施例中，存储器电路100是存储器宏的子集(未示出)，其包括：一个或多个附加组件，例如，除了存储器单元120之外的至少一个存储器单元(未示出)；或存储器阵列(未示出)，包括存储器单元120和多个附加存储器单元。在各种实施例中，存储器电路100不包括选择电路110、存储器单元120或电流源130中的一个或多个。

位线BL是数据线，该数据线配置成承载位线电压VBL。位线电压VBL具有包括多个电平的多种位线电压电平，其中，多个电平对应于下面参考存储器单元120所讨论的一个或多个读操作和/或写操作。

选择电路110是电子电路，该电子电路被配置成响应于具有与选择包括存储器单元120的一个或多个存储器单元相对应的逻辑状态的选择信号(未示出)，选择性地将存储器单元120与位线BL耦合。在各种实施例中，选择电路110是下面关于图2A和图2B所讨论的选择电路200A或200B之一。

在一些实施例中，信号具有高逻辑状态或具有低逻辑状态。高逻辑状态对应于电压电平比低于存储器电路100的工作电压电平的第一预定阈值小的信号，并且低逻辑状态对应于具有电压电平比高于存储器电路100的电源参考电压电平的第二预定阈值小的信号。

存储器单元120是包括RRAM装置的存储器单元，例如，下面关于图3A和图3B讨论的RRAM装置300，并且包括耦合到选择电路110的输入端121和耦合到限流器150的输出端122。RRAM装置包括电介质，该电介质能够基于各自缺少或存在一种或多种细丝(也称为导电通路)而具有与HRS相对应的绝缘性能或者具有与LRS对应的导电性能。在操作中，基于各种机制中的一种或多种(例如空位或缺陷迁移或另一种合适的机制)形成细丝，由此将RRAM装置设置为LRS，以及基于加热或一种或多种其他合适的机制破坏细丝，由此将RRAM装置重置为HRS。

存储器单元120由此配置为具有表示第一逻辑状态的HRS和表示与第一逻辑状态不同的第二逻辑状态的LRS。在一些实施例中，存储器单元120包括例如传输门的开关器件，并由此配置为可选择地响应于在附加输入端(未示出)处接收到的信号，例如字线信号。在一些实施例中，存储器单元120是可通过选择电路110或通过介于存储器单元120和限流器150之间的选择装置(未示出)选择的存储器单元的行或列(未示出)中的一个存储器单元。

存储器单元120基于单元电压可编程和可读取，其中，单元电压等于输入端121的电压电平(未标记)与输出端122的电压电平VD之间的差值。当输入端121通过选择电路110耦合到位线BL时，输入端121的电压电平等于位线电压VBL的电压电平。在一些实施例中，输入端121处的电压电平等于位线电压VBL的电压电平减去基于位线BL与输入端121之间的路径电阻的电压降之差。

存储器电路100或者包括存储器电路100的存储器宏配置为使得单元电压具有：第一编程电压电平，与在第一写操作中将存储器单元120设置为LRS相对应；第二个编程电压电平，与在第二写操作中将存储器单元120重置为HRS相对应；和读电压电平，与在读操作中检测的LRS或HRS相对应。在第一写操作和第二写操作和读操作中，应用于存储器单元120的单元电压使电流Ic流入输入端121并从输出端122流出。

电流源130是电子电路，该电子器件配置为从电源节点VDDN接收电源电压VDD，并生成电流I1。在图1所示的实施例中，电源电压VDD是具有存储器电路100的工作电压电平的工作电压。在一些实施例中，电流源130耦合在偏置电压生成器140和电源参考节点(未示出)之间，该电源参考节点配置为承载具有存储器电路100的电源参考电压电平的电源参考电压，例如接地电压电平。在一些实施例中，电流源130包括在偏置电压生成器140中。

电流源130配置为生成具有一个或多个预定电流等级(current level)的电流I1。在一些实施例中，至少一个预定电流等级是基于写操作中的存储器单元120的符合性等级(compliance level)，该符合性等级是设计为避免不期望条件的最大电流等级，例如过热和/或损害应力水平，或者不可靠的编程操作的性能。

在各种实施例中，电流源130被配置成生成具有预定电流等级的电流I1，该预定电流等级等于符合性等级或等于由该符合性等级获得的另一电平，例如符合性等级的倍数或分数。

偏置电压生成器140是电子电路，该电子电路包括：输入端141，配置为接收电流I1；输入端143，配置为接收参考电压VR1；以及输入端145，配置为接收信号EN；以及输出端142配置为承载偏置电压VB。偏置电压生成器140包括配置为承载电源参考电压的电源参考节点(未示出)，由此配置为将电流I1从输入端141传导到电源参考节点。在一些实施例中，偏置电压生成器140是下面参考图4所讨论的偏置电压生成器400。

偏置电压生成器140配置为响应于电流I1、参考电压VR1和信号EN生成偏置电压VB，并且将偏置电压VB输出至输出端142。偏置电压VB基于参考电压VR1的参考电压电平和电流I1的电流等级，具有偏置电压电平。偏置电压VB的偏置电压电平和参考电压VR1的参考电压电平定义为相对于电源参考电压的电源参考电压电平。

在一些实施例中，偏置电压生成器140配置为基于在接收具有该电流等级的电流I1的同时将输入端141处的电压电平保持为参考电压VR1的参考电压电平，生成具有偏置电压电平的偏置电压VB。在一些实施例中，偏置电压生成器140包括配置为传导电流I1的晶体管，例如，下面关于图4的讨论的晶体管N1，由此配置为生成具有与晶体管的栅极电压相对应的偏置电压电平的偏置电压VB。在一些实施例中，偏置电压生成器140配置为生成偏置电压电平作为将输入端141处的电压电平维持在参考电压VR1的参考电压电平所需要的晶体管的栅极电压。

在一些实施例中，偏置电压生成器140被配置为接收参考电压电平在0.08伏特(V)到0.3V的范围内的参考电压VR1。在一些实施例中，偏置电压生成器140配置为接收参考电压电平约等于0.1V的参考电压VR1。

在一些实施例中，偏置电压生成器140配置为接收电流等级在50微安(μA)至500μA的范围内的电流I1。在一些实施例中，偏置电压生成器140配置为接收电流等级在150μA至250μA的范围内的电流I1。

偏置电压生成器140配置为基于具有高逻辑状态或低逻辑状态之一的信号EN，生成具有偏置电压电平的偏置电压VB，并且当信号EN具有在高逻辑状态或低逻辑状态中的另一个时，生成具有除了该偏置电压电平之外的电压电平的偏置电压VB，例如，工作电压电平或接地电压电平。

在一些实施例中，偏置电压生成器140不包括输入端145并且配置为单独基于参考电压VR1的参考电压电平，例如基于参考电压VR1的参考电压电平小于、大于、或等于预定值、或在多个预定值的范围内，有条件地生成具有偏置电压电平的偏置电压VB。

通过基于如上所述的参考电压VR1的参考电压电平和电流I1的电流等级，偏置电压VB的偏置电压电平包括可用于基于参考电压VR1的参考电压电平和电流I1的电流等级控制除了电流I1之外的电流的信息。

在一些实施例中，存储器电路100不包括电流源130和偏置电压生成器140，并且以其他方式配置为生成或接收具有偏置电压电平的偏置电压VB，该偏置电压VB的偏置电压电平可用于基于参考电压VR1的参考电压电平和电流I1的电流等级控制除了电流I1之外的电流。在一些实施例中，存储器电路100是多个存储器电路中的一个存储器电路(未示出)，例如，与存储器阵列中的字相对应，并且多个存储器电路中的每一个存储器电路都被配置为接收通过单个偏置电压生成器140生成的偏置电压VB。

限流器150是电子电路，该电子电路包括配置为接收电流Ic的输入端151、配置为接收偏置电压VB的输入端153和配置为接收参考电压VR2的输入端155。限流器150包括电源参考节点(未示出)，该电源参考节点配置为承载电源参考电压，并且由此配置为将电流Ic从输入端151传导到电源参考节点。在一些实施例中，限流器150是下面关于图5A至图5C所讨论的限流器500。

限流器150配置为响应于输入端151处的电压VD的电压电平、偏置电压VB的偏置电压电平和参考电压VR2的参考电压电平，将电流Ic限制为多个电流限制等级(currentlimit level)。将电压VD的电压电平和参考电压VR2的参考电压电平定义为相对于电源参考电压的电源参考电压电平。

电流Ic的电流限制等级包括第一电流限制等级、第二电流限制等级，并且在一些实施例中，还包括第三电流限制等级。第一电流限制等级对应于电压VD的电压电平处于或低于参考电压VR2的参考电压电平；第二电流限制等级对应于电压VD的电压电平高于参考电压VR2的参考电压电平的；第三电流限制等级对应于在预定义的延时周期之后，电压VD的电压电平与参考电压VR2的参考电压电平交叉。

限流器150被配置为改变第一电流限制等级和第二电流限制等级作为电压VD的电压电平的函数。第一电流限制等级与电压电平之间、第二电流限制等级与电压电平之间的每个函数关系均基于偏置电压VB的偏置电压电平，并且具有正斜率。在一些实施例中，至少部分地通过在输入端151和电源参考节点之间耦合的晶体管的沟道导电性基于在晶体管的栅极处的偏置电压VB的偏置电压电平来确定每个函数关系，例如，下面参考图5A和图5B讨论的晶体管N3。

在操作中，电压VD的电压电平处于参考电压VR2的参考电压电平，使得限流器150将电流Ic限制在最大第一电流限制等级。当电压VD的电压电平与参考电压VR2的参考电压电平交叉时，限流器150配置为将电流Ic限制在低于最大第一电流限制等级的最小第二电流限制等级。在一些实施例中，最小第二电流限制等级小于最大第一电流限制等级的一半。

在各种实施例中，限流器150配置为接收参考电压VR2，其参考电压电平小于、等于或大于通过偏置电压生成器140接收的参考电压VR1的参考电压电平。在一些实施例中，将限流器150配置为接收参考电压电平在0.08伏特(V)到0.3V的范围内的参考电压VR2。在一些实施例中，将限流器150配置为接收参考电压电平大约等于0.1V的参考电压VR2。

在一些实施例中，限流器150配置为将电流Ic限制为在小于50微安(μA)至500μA的范围内的第一电流限制等级和第二电流限制等级。在一些实施例中，限流器150配置为将电流Ic限制为在低于50μA至250μA的范围内的第一电流限制等级和第二电流限制等级。

在一些实施例中，限流器150被配置为基于在100纳秒(ns)到1000纳秒的范围内的预定义的延时周期，将电流Ic限制到第三电流限制等级。在一些实施例中，限流器150被配置为基于在从300ns到700ns的范围内的预定义的延时周期将电流Ic限制到第三电流限制等级。

在一些实施例中，限流器150包括多个电流路径，每个电流路径包括开关器件，例如，下面关于图5A至图5C所讨论的，包括晶体管N5的电流路径P1并且包括晶体管N6的电流路径P2，并且由此配置为通过使多个电流路径中的每个电流路径传导电流Ic的相应部分，将电流Ic限制为第一电流限制等级；以及通过使多个电流路径中的第一子集传导电流Ic的相应部分，将电流Ic限制为第二电流限制等级。因为通过比用于确定第一电流限制等级更少的电流路径来确定第二电流限制等级，所以第二电流限制等级基于比对应于第一电流限制等级的电阻等级更高的电阻等级。

在一些实施例中，限流器150包括在输入端151和电源参考节点之间的单个电流路径中的一个或多个导电装置(未示出)，例如，一个或多个电阻器和/或晶体管，并且配置为通过控制一个或多个导电装置以改变单个电流路径的电阻等级将电流Ic限制为第一电流限制等级和第二电流限制等级。

在一些实施例中，限流器150配置为在预定义的延时周期之后，将电流Ic限制为第三电流限制等级，其中，该第三电流限制等级低于与电压VD的给定电压电平相对应的第二电流限制等级。在一些实施例中，第三电流限制等级对应于开路结构并且近似为零安培。

在一些实施例中，限流器150包括多个晶体管，并且由此配置为通过使多个晶体管中的第二子集传导电流Ic的相应部分，将电流Ic限制为第三电流限制等级，该第二子集小于第一子集。在一些实施例中，第二子集是多个晶体管中的零晶体管，并且限流器150由此配置为通过阻止整体的多个晶体管传导电流Ic，将电流Ic限制为第三电流限制等级。

在一些实施例中，限流器150包括输出端(未示出)并且配置为生成输出端处的信号，例如，下面关于图5A和图5B讨论的信号SW1或SW2，信号具有第一逻辑状态(高逻辑状态或低逻辑状态中的一个)或第二逻辑状态(高逻辑状态或低逻辑状态中的另一个)。第一逻辑状态对应于电压VD的电压电平低于或处于参考电压VR2的参考电压电平，并且第二逻辑状态对应于电压VD的电压电平高于参考电压VR2的参考电压电平。在一些实施例中，第一逻辑状态还对应于电压VD的电压电平高于参考电压VR2的参考电压电平直到预定义的延时时间过去，并且第二逻辑状态对应于在预定义的延时周期之后的电压VD的电压电平高于参考电压VR2的参考电压电平。

在这种实施例中，选择电路110、存储器单元120、电流源130、偏置电压生成器140、或其他电路元件(未示出)中的至少一个被配置为接收信号，并且响应于具有第二逻辑状态的信号，例如通过改变偏置电压VB的偏置电压电平或通过断开开关而中断电流Ic的电流路径，将电流Ic限制为第三电流限制等级。在一些实施例中，选择电路110、存储器单元120、电流源130、偏置电压生成器140、或其它电路元件中的至少一个配置为响应于在预定义的延时周期之后具有第二逻辑状态的信号，将电流Ic限制为第三电流限制等级。

在限流器150配置为生成输出端处的信号的实施例中，存储器电路100和限流器150由此配置为在预定义的延时周期之后将电流Ic限制为低于第二电流限制等级的第三电流限制等级。

通过以上讨论的结构，存储器电路100能够基于电压VD、VR2、VB限制通过存储器单元120的电流Ic。通过响应于电压VD的电压电平，存储器电路100能够在在存储器单元120的RRAM编程操作期间动态地限制电流Ic，例如形成细丝。因此，一旦电流Ic达到由参考电压VR2和偏置电压VB所确定的预定等级，存储器电路100由此工作以降低存储器单元120的电压和电流。

存储器电路100由此配置为在对存储器单元120进行编程操作期间避免过应力条件，使得与一旦达到预定的RRAM电流不降低存储器单元电压和电流的方法相比较，提高了编程的可靠性。

在存储器电路100被配置为在预定义的延时周期之后进一步限制电流Ic的实施例中，存储器电路100由此能够控制细丝生长，从而与一旦达到预定的电流在预定义的延时周期之后没有进一步限制或断开RRAM电流的方法相比较，改善了数据保留。

图2A和图2B是根据一些实施例的各自的选择电路200A和200B的示图。选择电路200A和200B中的每个都可用作上面关于图1所讨论的选择电路110的一些或全部。除了各自的选择电路200A和200B之外，图2A和图2B示出了以上参考图1所讨论的位线BL和存储器单元120。

选择电路200A包括晶体管P1，该晶体管包括配置为接收信号SEL的栅极、耦合到位线BL的源极/漏极端和耦合到存储器单元120的输入端121的源极/漏极端。选择电路200A由此配置为响应于具有高逻辑状态或低逻辑状态中的一个的信号SEL，将位线BL耦合至输入端121，并且响应于具有高逻辑状态或低逻辑状态中的另一个的信号SEL，将位线BL与输入端121断开。

在图2A所述实施例中，晶体管P1是p型晶体管，该p型晶体管配置为响应于具有低逻辑状态的信号SEL将位线BL耦合到输入端121。在一些实施例中，晶体管P1是n型晶体管，该n型晶体管配置为响应于具有高逻辑状态的信号SEL将位线BL耦合到输入端121。

选择电路200B包括多路复用器M1，该多路复用器包括：配置为接收一个或多个信号MSEL的输入端(未标记出)；耦合位线BL的输入端(未标记出)；和多个输出端(未标记出)，其中一个耦合至存储器单元120的输入端121。选择电路200B由此配置为响应于一个或多个信号MSEL的第一逻辑状态，将位线BL耦合至输入端121，以及响应于不同于一个或多个信号MSEL的第一逻辑状态的一个或多个信号MSEL的一个或多个其他逻辑状态，将位线BL与121输入端断开。

通过包括在以上参考图1所讨论的存储电路100中，选择电路200A和200B中的每一个都工作以实现以上关于存储电路100所讨论的优点。

图3A是根据一些实施例的RRAM器件300的示意图。RRAM器件300可用作上面关于图1所讨论的存储器单元120的一部分或全部。RRAM器件300包括配置为承载以上关于图1所讨论的位线电压VBL的输入端121和配置为承载以上关于图1所讨论的电压VD的输出端122，以及与可变电阻结构R1串联连接的开关器件T1。在图3A所述实施例中，开关器件T1耦合在输入端121和可变电阻结构R1之间。在一些实施例中，开关器件T1耦合在输出端122和可变电阻结构R1之间。

开关器件T1包括耦合到字线WL的例如晶体管栅极的控制端，该字线WL配置为承载字线信号VWL。RRAM器件300由此配置为响应于具有高逻辑状态或低逻辑状态中的一个的信号VWL，提供从输入端121到输出端122的包括可变电阻结构R1的电流路径，以及响应于具有高逻辑状态或低逻辑状态中的另一个的信号VWL，中断电流路径。

在图3A所述实施例中，开关器件T1是n型晶体管，该n型晶体管配置为响应于具有高逻辑状态的信号VWL，提供从输入端121到输出端122的电流路径。在一些实施例中，开关器件T1是p型晶体管，该p型晶体管配置为响应于具有低逻辑状态的信号VWL，提供从输入端121到输出端122的电流路径。在一些实施例中，RRAM器件300不包括开关器件T1，并且是外部控制的，以响应于信号VWL选择地提供电流路径。

图3B是根据一些实施例的可变电阻结构R1的示意图。可变电阻结构R1是包括具有厚度LT的电阻层L1的微电子结构。除电阻层L1之外，可变电阻结构R1还包括例如导电元件的一个或多个部件，为了清晰起见，图3B中没有示出这些部件。在编程操作中，基于电压VBL和VD的横跨电阻层L1的电压差诱导形成细丝F1，从而提供用于电流Ic的电流路径。

电阻层L1是一层或多层介电材料，该一层或多层介电材料配置来接收跨厚度LT的电压差。在这种实施例中，电阻层L1包括以下材料的氧化物中的一种或多种：钨(W)、钽(Ta)、钛(Ti)、镍(Ni)、钴(Co)、铪(Hf)、钌(Ru),锆(Zr)、锌(Zn)、铁(Fe)、锡(Sn)、铝(Al)、铜(Cu)、银(Ag)、钼(Mo)、铬(Cr)、或另一合适的元素；包括例如硅的复合材料；或能够具有HRS或LRS的另一种材料。在一些实施例中，电阻层L1的厚度LT在20纳米(nm)到100nm的范围内。

如以上关于图1的存储器单元120所讨论的，基于存在或不存在细丝F1，电阻层L1分别具有LRS或HRS。在图3B所述的实施例中，电阻层L1包括单个细丝F1，从而在操作中包括电流Ic流过的单条电流路径。在各种实施例中，电阻层L1包括除细丝F1之外的一条或多条细丝(未示出)，由此在操作中，包括电流Ic流过的多条电流路径。

在各个实施例中，电阻层L1具有电阻值，其中，LRS的电阻值在1千欧(kΩ)至4kΩ的范围内和/或HRS的电阻值在15kΩ至30kΩ的范围内。在各个实施例中，电阻层L1具有LRS的电阻值的第一范围和HRS的电阻值的第二范围，并且第一范围的最大值和第二范围的最小值之间的差值大于第一范围的最大值乘以0.05(比第一范围的最大值大至少5％)。

RRAM器件300由此配置为在操作中当信号VWL具有相应的高逻辑状态或低逻辑状态时基于输入端121处的位线电压VBL和输出端122处的VD电压的电压电平之间的差值和电阻层L1的电阻值，生成电流Ic。

通过包括在以上关于图1所讨论的存储器电路100中，RRAM器件300工作以实现以上关于存储器电路100所讨论的优点。

图4是根据一些实施例的偏置电压生成器400的示图。偏置电压生成器400可用作以上关于图1所讨论的偏置电压生成器140的一部分或全部。

偏置电压生成器400包括以上关于图1所讨论的输入端141、143、145和输出端142，并且由此配置为接收电流I1。在一些实施例中，偏置电压生成器400不包括输入端141，而是包括以上关于图1所讨论的电流源130和可选电源电压节点VDDN，并且由此配置为生成电流I1。

除了输入端141、143和145、以及输出端142之外，偏置电压生成器400还包括电源参考节点VSSN、串联连接在输入端141和电源参考节点VSSN之间的晶体管N1和N2、和耦合在输入端143和晶体管N1之间的放大器OP1。电源参考节点VSSN配置为承载具有偏置电压生成器400的电源参考电压电平的电源参考电压VSS。在一些实施例中，偏置电压生成器400的电源参考电压电平为存储器电路100的电源参考电压电平。

晶体管N2具有耦合到输入端145的栅极，并且由此配置为接收上面关于图1讨论的信号EN。晶体管N2具有与电源参考节点VSSN耦合的源极/漏极端，以及与晶体管N1的源极/漏极端耦合的源极/漏极端。晶体管N2由此配置为响应于具有高逻辑状态或低逻辑状态中的一个的信号EN，提供从输入端141至电源参考节点VSSN的包括晶体管N1的电流路径，并且响应于具有高逻辑状态或低逻辑状态中的另一个的信号EN，中断电流路径。

在图4所述的实施例中，晶体管N2是n型晶体管，该n型晶体管配置为响应于具有高逻辑状态的信号EN提供电流路径。在一些实施例中，晶体管N2是p型晶体管，该p型晶体管配置为响应于具有低逻辑状态的信号EN提供电流路径。在图4所述的实施例中，晶体管N2耦合在晶体管N1和电源参考节点VSSN之间。在一些实施例中，晶体管N2耦合在晶体管N1和输入端141之间。

除了耦合到晶体管N2的源极/漏极端的源极/漏极端外，晶体管N1还具有耦合到输入端141的源极/漏极端和耦合到放大器OP1的输出端的栅极。在图4所述的实施例中，晶体管N1是n型晶体管。在一些实施例中，晶体管N1是p型晶体管。

放大器OP1是运算放大器，该运算放大器具有与输入端143耦合的反相输入端，并且由此配置为接收以上关于图1所讨论的参考电压VR1，以及与输入端141和晶体管N1的源极/漏极端耦合的正向输入端。放大器OP1的输出端除了耦合到晶体管N1的栅极之外，还耦合到输出端142，并且偏置电压生成器140由此配置为，将偏置电压VB输出到输出端142。

通过以上所讨论的配置，放大器OP1和晶体管N1形成闭环，使得放大器OP1在操作中调节N1的栅极，由此偏置电压VB保持电流I1的电流等级并且将耦合至输入端141的晶体管N1的源极/漏极节点保持在参考电压VR1的参考电压电平。因为由晶体管N1的尺寸部分确定维持电流I1的给定电流等级所需的电压，所有偏置电压VB的偏置电压电平是基于晶体管N1的尺寸。

偏差电压生成器400由此配置为基于参考电压VR1的参考电压电平,电流I1的电流等级以及晶体管N1的尺寸生成偏差电压VB，使得偏差电压VB的偏差电压电平包括可用于基于参考电压的参考电压电平VR1和电流I1的电流等级来控制除了电流I1之外的电流的信息。

通过包括在以上关于图1所讨论的存储器电路100，偏置电压生成器400工作以实现以上关于存储器电路100所讨论的优点。

图5A是根据一些实施例的限流器500的示意图。限流器500可用作以上关于图1所讨论的限流器150的一部分或全部。限流器500包括上面关于图1所讨论的输入端151、153和155，上面关于图4所讨论的电源参考节点VSSN，晶体管N3和N4，开关器件N5和N6、放大器OP2和延时元件DE。下面关于图5B和图5C讨论使用限流器500的编程操作。

限流器500包括电流路径P1和P2。电流路径P1包括串联地连接在输入端151和电源参考节点VSSN之间的晶体管N3和开关器件N5，以及电流路径P2包括串联地连接在输入端151和电源参考节点VSSN之间的晶体管N4和开关器件N6。晶体管N3和N4中的每个都具有耦合到输入端153的栅极，由此配置为接收偏置电压VB。在图5A所述实施例中，晶体管N3和N4中的每个都是n型晶体管。在各个实施例中，晶体管N3或N4中的一个或两个是p型晶体管。

放大器OP2是比较器，该比较器具有与输入端151和晶体管N3和N4中的每个的源极/漏极端耦合的反相输入端；并且具有与输入端155耦合的正相输入端，由此配置为接收参考电压VR2。放大器OP2具有与开关器件N6的控制端(如晶体管的栅极)和延时元件DE的输入端DE1耦合的输出端。延时元件DE具有与开关器件N5的控制端(如晶体管的栅极)耦合的输出端DE2。因此，放大器OP2被配置为响应于参考电压VR2的参考电压电平和输入端151处的电压VD的电压电平，将信号SW2输出到开关器件N6和延时元件DE。

在图5A中所示的实施例中，放大器OP2配置为响应于接收到小于或等于参考电压VR2的参考电压电平的电压VD的电压电平，输出具有高逻辑状态的信号SW2；并且配置为响应于接收到大于参考电压VR2的参考电压电平的电压VD的电压电平，输出具有低逻辑状态的信号SW2。在一些实施例中，放大器OP2配置为响应于接收到小于或等于参考电压VR2的参考电压电平的电压VD的电压电平，输出具有低逻辑状态的信号SW2；并且配置为响应于接收到大于参考电压VR2的参考电压电平的电压VD的电压电平，输出具有高逻辑状态的信号SW2。

延时元件DE是电子电路或器件，该电子电路或器件配置为在输入端DE1处接收信号SW2，并在输出端DE2处生成信号SW1，使得信号SW2从第一逻辑状态(高逻辑状态或低逻辑状态之一)转转换为第二逻辑状态(高逻辑状态或低逻辑状态中的另一个)导致延时元件DE在预定义的延时周期之后生成转换的信号SW1。在各种实施例中，延时元件DE被配置为在预定义的延时周期之后，生成从第一逻辑状态转换到第二逻辑状态或者从第二逻辑状态转换到第一逻辑状态的信号SW1。

在图5A所述实施例中，延时元件DE包括串联地耦合在输入端DE1和输出端DE2之间的反相器INV1和INV2以及或(OR)门OR1。反相器INV2和OR门OR1的输入端与输入端DE1耦合，OR门OR1的输出端与输出端DE2耦合，OR门OR1的输入端与反相器INV1的输出端耦合。

在图5A中所示的实施例中，延时元件DE配置为通过基于反相器INV1和INV2的开关速度在预定义的延时周期之后生成从高逻辑状态转换到低逻辑状态的信号SW1，响应于信号SW2从高逻辑状态转换到低逻辑状态。在各种实施例中，延时元件DE不包括反相器INV1和/或INV2和/或OR门OR1中的一个或多个，和/或包括适合应用预定义的延时周期的一个或多个其他电路元件(未示出)，例如，反相器、非反相缓冲器或逻辑门。

开关器件N5和N6具有耦合到晶体管N3和N4的相应源极/漏极端的导电端(如晶体管源极/漏极端)，和耦合到电源参考节点VSSN的导电端。开关器件N5由此配置为响应于具有高逻辑状态或低逻辑状态中的一个的信号SW1，提供电流路径P1内的导电路径；并且响应于具有高逻辑状态或低逻辑状态中的另一个的信号SW1，中断电流路径P1。在图5A所述实施例中，开关器件N5耦合在晶体管N3和电源参考节点VSSN之间。在一些实施例中，开关器件N5耦合在晶体管N3和输入端151之间。

在图5A所述实施例中，开关器件N5是n型晶体管，该n型晶体管配置为响应于具有高逻辑状态的信号SW1，提供电流路径P1内的导电路径。在一些实施例中，开关器件N5是p型晶体管，p型晶体管配置为响应于具有低逻辑状态的信号SW1，提供电流路径P1内的导电路径。

开关器件N6由此配置为响应于具有高逻辑状态或低逻辑状态中的一个的信号SW2，提供电流路径P2内的导电路径，而响应于具有高逻辑状态或低逻辑状态中的另一个的信号SW2，中断电流路径P2。在图5A所述实施例中，开关器件N6耦合在晶体管N4和电源参考节点VSSN之间。在一些实施例中，开关器件N6耦合在晶体管N4和输入端151之间。

在图5A所述实施例中，开关器件N6是n型晶体管，该n型晶体管配置为响应于具有高逻辑状态的信号SW2，提供电流路径P2内的导电路径。在一些实施例中，开关器件N6是p型晶体管，该p型晶体管配置为响应于具有低逻辑状态的信号SW1，提供电流路径P2内的导电路径。

限流器500由此配置为在操作中，基于响应于通过信号SW1接通的开关器件N5而流过电流路径P1到达电源参考节点VSSN的电流Ic1和响应于通过信号SW2接通的开关器件N6而流过电流路径P2到达电源参考节点VSSN的电流Ic2的组合，限制在输入端151处接收的电流Ic。

在操作中，在一些实施例中，当在至少与预定义的延时周期一样长的持续时间内，电压VD的电压电平小于或等于参考电压VR2的参考电压电平时，放大器OP2生成具有高逻辑状态的信号SW2，从而接通晶体管N6并且延时元件DE生成具有高逻辑状态的信号SW1，从而接通开关器件N5。限流器500由此配置为基于以下所讨论的通过晶体管N3控制的电流Ic1和通过晶体管N4控制的电流Ic2之和，将电流Ic限制到以上关于图1的限流器150所讨论的第一电流限制等级。

在操作中，在一些实施例中，当在短于预定义的延时周期的持续时间内，电压VD的电压电平大于参考电压VR2的参考电压电平时，放大器OP2生成具有低逻辑状态的信号SW2，从而断开开关器件N6并且延时元件DE生成具有高逻辑状态的信号SW1，从而接通开关器件N5。限流器500由此配置为单独地基于以下所讨论的通过晶体管N3控制的电流Ic1，将电流Ic限制到如上关于图1的限流器150所讨论的第二电流限制等级。

在操作中，在一些实施例中，当在至少与预定义的延时周期一样长的持续时间内，电压VD的电压电平大于参考电压VR2的参考电压电平时，放大器OP2生成具有低逻辑状态的信号SW2，从而断开晶体管N6并且延时元件DE生成具有低逻辑状态的信号SW1，从而断开开关器件N5。限流器500由此配置为将电流Ic限制到如上关于图1的限流器150所讨论第三电流限制等级，该第三电流限制等级对应于开路配置并且具有接近0安培的值。

基于在各自的晶体管N3和N4的栅极处接收到的偏置电压VB的偏置电压电平，电流Ic1和Ic2的电流等级作为电压VD的函数变化。在一些实施例中，限流器500配置为接收具有偏置电压电平的偏置电压VB，其偏置电压电平对应于在线性区域中工作的晶体管N3和N4中的每个。在线性区域中工作的晶体管N3和N4中每一个都导致电流Ic1和Ic2的电流等级作为电压VD函数而增加，直到达到各自晶体管N3和N4的饱和电流等级。

图5B和图5C是根据一些实施例的在编程操作期间的限流器500工作参数的示图。图5B是作为时间函数的信号SW1和SW2的示图，图5C是根据一些实施例的作为电压VD的函数的电流Ic示图。

图5B描绘了与时间t1、t2和t3的相关的信号SW1和SW2，并且包括与时间t2到时间t3的周期相对应的预定义的延时周期td。图5C描绘了对应于电流Ic1的虚曲线、对应于电流Ic1+Ic2的虚曲线，和对应于电流Ic的实曲线。电压VD的电压电平小于或等于参考电压VR2的参考电压电平对应于第一电流限制等级，电压VD的电压电平大于参考电压VR2的参考电压电平对应于第二电流限制等级。

在具有与将存储器单元(例如，上文关于图1讨论的存储器单元120)设置为LRS相对应的编程电压电平的位线电压VBL之前，时间t1对应于编程操作的初始状态。因此，在时间t1、电压VD的电压电平低于参考电压VR2的参考电压电平，信号SW1和SW2中的每个具有高逻辑状态，开关器件N5和N6中的每个接通，和电流Ic被限制为通过分别通过各自的晶体管N3和N4的电流Ic1+Ic2所确定的第一电流限制等级。

在时间t1和t2之间，位线电压VBL的电压电平增加至编程电压电平，从而导致电压VD的电压电平增加，使得第一电流限制等级沿着与电流Ic1+Ic2相对应的图5C的实曲线提高。

时间t2对应于电压VD的电压电平与参考电压VR2的参考电压电平交叉的点。在时间t2处，信号SW2从高逻辑状态转换到低逻辑状态，开关器件N6断开，并且如在图5C的参考电压VR2的实曲线的垂直部分所示的，电流Ic从基于电流Ic1+Ic2被限制转换至完全基于电流Ic1被限制。因此，在t2时刻，电流Ic的电流等级从Ic1+Ic2之和降低至仅Ic1的电流等级。

在时间t2和t3之间，如图5C中实曲线相对应的电流Ic1所示，电流Ic保持限制在通过流经晶体管N3的电流Ic1所确定的第二电流限制等级。

在一些实施例中，限制为电流Ic1的电流Ic导致晶体管N3在饱和区域(通过与电流Ic1相对应的实曲线的几乎水平部分表示)中工作，从而导致电压VD进一步增加。随着电压VD的增大，横跨存储器单元(例如，以上关于图1讨论的存储器单元120)的电压差减小，从而降低了RRAM器件上的应力水平，例如，如上文关于图3A至图3B所讨论的RRAM器件300。

时间t3在时间t2之后的与预先定义的延时周期td相对应的周期到来，其中，该时间点的信号SW1从高逻辑状态转换为低逻辑状态，从而断开开关器件N5。

从t3时间直达到编程操作结束(未示出)，晶体管N5和N6中的每个都被断开，限流器500配置为在输入端151处开路，电流Ic被限制在接近零安培的电流等级。

通过电流Ic1和Ic2，限流器500由此配置为在编程操作中基于电压VD的电压电平、偏置电压VB的偏置电压电平、参考电压VR2的参考电压电平，将电流Ic限制为第一电流限制等级、第二电流限制等级、和第三电流限制等级。

对于给定电压VB的给定偏置电压电平和电压VD的给定电压电平，分别通过晶体管N3和N4的尺寸来确定电流Ic1和Ic2的电流等级。在一些实施例，对于偏置电压VB的给定偏置电压电平和电压VD的电压电平等于参考电压VR2的参考电压电平，配置晶体管N3和N4的尺寸，使得电流Ic1的电流等级小于电流Ic2的电流等级，从而使得Ic在时间t2处减少超过一半。

在各种实施例中，对于偏置电压VB的给定偏置电压电平和电压VD的电压电平等于参考电压VR2的参考电压电平，晶体管N3和N4的尺寸配置为电流Ic1的电流等级等于或大于电流Ic2的电流等级，使得电流Ic在时间t2处减少一半或更少。

对于偏置电压VB的给定偏置电压电平和电压VD的电压电平小于或等于参考电压VR2的参考电压电平，通过晶体管N3和N4的尺寸共同确定第一电流限制等级。

在一些实施例中，对于偏置电压VB的给定偏置电压电平和电压VD的电压电平等于参考电压VR2的参考电压电平，配置晶体管N3和N4的尺寸为使得第一电流限制等级约等于上面关于图1讨论的电流I1。在这样的实施例中，限流器500由此被配置为基于上面关于图1讨论的偏置电压VB的偏置电压电平，将电流Ic限制到大约等于电流I1的最大第一电流限制等级。在一些这样的实施例中，限流器500由此配置为基于晶体管N3和N4的尺寸结合上面关于偏置电压生成器400和图4讨论的晶体管N1的尺寸，将电流Ic限制为约等于电流I1最大第一电流限制等级。在一些这样的实施例中，限流器500由此配置为将电流Ic限制为约等于与存储器单元(包括RRAM器件例如，上面关于图3A和图3B所讨论的RRAM器件300)的符合性等级相对应的电流I1的最大第一电流限制等级，例如，上面关于图1所讨论的存储器单元120。

在一些实施例中，晶体管N1、N3、和N4具有尺寸组合使得偏差电压生成器400和限流器500配置为基于偏差电压VB的偏差电压电平将电流Ic限制为最大第一电流限制等级，该最大第一电流限制等级与电流Ic具有除了等于之外的关系，例如，电流I1的倍数或分数。在一些实施例中，限流器500由此配置为基于与电流I1具有预定关系的最大第一电流限制等级(例如电流I1的倍数或分数)将电流Ic限制为约等于存储器单元(包括RRAM器件，例如，上面关于图3A和图3B所讨论的RRAM器件300)的符合性等级的最大第一电流限制等级，例如，上面关于图1所讨论的存储器单元120。

在一些实施例中，限流器500在电流路径P1中不包括开关器件N5，而是包括输出端(未示出)，并配置为将信号SW1输出到如上文关于图1所讨论的输出端。在一些实施例中，限流器500不包括电流路径P1中的开关器件N5或延时元件DE1，而是包括输出端，并配置为将信号SW2输出到如以上关于图1讨论的输出端。

通过包括在上面关于图1所讨论的存储电路100中，限流器500工作以实现了以上关于存储电路100的所讨论的优点。基于上面所讨论的配置，限流器500基于低于在其他限流方法(例如，二极管电路)中所使用的电压VD的电压电平，能够进一步限制电流Ic，由此例如在RRAM编程操作期间进行工作以限制电流，其中与其他类似的方法相比具有更低的电压开销。

图6是根据一些实施例绘制的存储器电路工作参数图。图6示出了在读取操作(例如外部扫描读取(ESR)操作)期间，位计数作为在存储器单元中生成的电流Iread的函数。位计数对应于存储器阵列中的与给定电流Iread相对应的RRAM存储器单元的数量。

实曲线表示包括存储器电路100的存储器宏的位计数分布，和电流Iread，其中，该电流与以上关于图1所讨论的存储器单元120中电流Ic相对应。虚曲线表示不包括配置为限制如上所述的编程电流的存储器电路100的存储器宏的位计数分布和电流Iread。

如相对于虚曲线通过实曲线所示出的，与其他位计数分布相比较，对应于存储器电路100的位计数分布具有电流Iread的更高的最小值、Iread电流的更低的最大值、更高的最大位计数(未标记)。因此，图6示出了与不包括配置为限制如上所述的编程电流的存储器电路100的方法相比，通过存储器电路100可实现更密集的读出电流分布。

图7是根据一些实施例的限制电流的700方法的流程图。方法700适用于存储器电路，例如上面关于图1讨论的存储器电路100，和/或适用于例如上面关于图1讨论的限流器150的限流器，或适用于上面关于图5A至图5C所讨论的限流器500。

在一些实施例中，使用方法700限制电流包括在RRAM器件(例如上文关于图1讨论的存储器单元120的RRAM器件)中形成细丝，例如上文关于图3B的RRAM器件300讨论的细丝F1。

图7所示的方法700的操作顺序仅用于说明；能够按照与图7所示不同的顺序执行方法700的操作。在一些实施例中，还在图7中描述的操作之前、之间、期间和/或之后执行除了图7中描述的操作之外操作。在一些实施例中，方法700的操作是操作存储器宏的方法的操作子集。

在操作710中，在一些实施例中，在限流器处接收偏置电压。接收偏置电压包括接收具有由限流器可用的偏置电压电平的偏置电压以控制一个或多个电流限制等级。在一些实施例中，接收偏置电压包括在至少一个晶体管的栅极处接收偏置电压。在各种实施例中，在至少一个晶体管的栅极处接收偏置电压包括使至少一个晶体管在线性区域或饱和区域中工作。

在一些实施例中，在限流器处接收偏置电压包括在上面关于图1讨论的限流器150和上面关于图5A至图5C讨论的限流器500的输入端153处接收偏置电压VB。

在一些实施例中，接收偏置电压包括接收具有与RRAM器件的符合性电流相对应的偏置电压电平的偏置电压。在一些实施例中，接收偏置电压包括接收具有与上面关于图1的存储器电路100所讨论的电流I1相对应的偏置电压电平的偏置电压。

在一些实施例中，接收偏置电压包括接收具有基于第一参考电压的偏置电压电平的偏置电压。在一些实施例中，接收偏置电压包括接收具有基于上面关于图1的存储器电路100讨论的参考电压VR1的偏置电压电平的偏置电压。

在一些实施例中，接收偏置电压包括在限流器处接收第二参考电压。在一些实施例中，接收第二参考电压包括接收以上关于图1讨论的限流器150和以上关于图5A至图5C讨论的限流器500的输入端155处的参考电压VR2。在一些实施例中，接收偏置电压包括接收与第一参考电压具有相同参考电压电平的第二参考电压。

在一些实施例中，接收偏置电压包括生成偏置电压。在一些实施例中，生成偏置电压包括生成具有与RRAM器件的符合性电流相对应和/或基于第一参考电压的偏置电压电平的偏置电压。在一些实施例中，生成偏置电压电平包括将偏置电压VB输出到上面关于图1讨论的偏置电压生成器140和上面相对于图4讨论的偏置电压生成器400的输出端142。

在一些实施例中，在限流器处接收偏置电压包括限流器为接收偏置电压的唯一限流器。在一些实施例中，限流器是多个限流器中的一个限流器，并且接收偏置电压包括在多个限流器的每个限流器处接收偏置电压。

在操作720中，在限流器的输入端处生成电压电平。生成电压电平包括在限流器的输入端接收电流，并将电流限制在第一电流限制等级。在一些实施例中，生成电压包括在上面关于图1讨论的限流器150和上面关于图5A和图5B讨论的限流器500的输入端151处接收电流Ic并且生成电压VD。

第一电流限制等级是基于与具有第一正斜率的电压电平具有第一函数关系的电流。在一些实施例中，第一函数关系对应于基于偏置电压的偏置电压电平在线性区域工作中的限流器的一个或多个晶体管。在一些实施例中，第一电流限制等级是基于通过上文关于图5A至图5C的限流器500讨论的晶体管N3和N4传导的电流。

在一些实施例中，生成电压电平包括横跨RRAM器件的电阻层应用单元电压，从而响应于应用单元电压生成电流。在一些实施例中，应用单元电压是存储器宏的编程操作的一部分。

在一些实施例中，应用单元电压包括将具有编程电压电平的位线电压VBL应用于上面关于图1的存储器电路100讨论的存储器单元120的输入端121。在一些实施例中，应用单元电压包括横跨以上关于图3A和图3B所讨论的RRAM器件300的电阻层L1应用单元电压。

在一些实施例中，在输入端处生成电压电平包括在RRAM器件的端子处生成电压电平。在一些实施例中，在RRAM器件的端子处生成电压电平包括在上面关于图1的存储器电路100讨论的存储器单元120的输出端122处生成电压VD。

在操作730中，检测到电压电平升高。检测电压电平的升高是基于接收电流的电流等级的升高和接收电流与电压电平之间的第一函数关系的第一正斜率。在一些实施例中，检测电压电平的增加包括检测上面关于图1讨论的限流器150和上面关于图5A至图5C讨论的限流器500的输入端151处电压VD的电压电平的增加。

在一些实施例中，检测电压电平的升高包括将该电压电平与第二参考电压的参考电压电平进行比较。在一些实施例中，比较该电压电平和第二参考电压的参考电压电平包括：将电压VD的电压电平与参考电压VR2的参考电压电平进行比较，其中，在上面关于图1讨论的限流器150和上面关于图5A-5C所讨论的限流器500的各自的输入端151和155处接收该电压VD的电压电平与参考电压VR2的参考电压电平。

在一些实施例中，检测在输入端151处的电压VD的电压电平的增加包括检测在上面关于图1讨论的存储器单元120和上面关于图3A和图3B所讨论的RRAM器件300的输出端122处电压VD的电压电平的增加。

在一些实施例中，检测电压电平的增加包括检测通过RRAM器件的电阻层的电流的增加。在一些实施例中，检测电流的增加包括检测通过存储器单元(例如上面关于图1的存储器电路100讨论的存储器单元120)的电阻层的电流Ic的增加，例如上文关于图3A和图3B讨论的RRAM器件300的电阻层L1。

在一些实施例中，检测电流的增加包括检测RRAM器件的电阻层中一个或多个细丝的形成和/或增加的导电性。在一些实施例中，检测一个或多个细丝的形成和/或增加的导电性包括检测以上关于图3A和图3B的RRAM器件300讨论的细丝F1的形成和/或增加的导电性。

在操作740中，响应于检测到电压电平的增加和由此产生的电流的增加，第一开关器件用于减小进入限流器的输入端的电流。使用第一开关器件包括断开第一开关器件以中断限流器中的电流路径。在一些实施例中，减小电流包括减少传导电流的电流路径的数量。在一些实施例中，减少电流路径的数量包括中断两条电流路径中的一条电流路径。在一些实施例中，如以上关于图5A至图5C的限流器500所讨论的，使用第一开关器件来减小电流包括断开开关器件N6以中断传导电流的电流路径P1和P2中的电流路径P2。

在一些实施例中，响应于第一开关器件中断电流路径，降低电流包括应用与第一电流限制等级不同的第二电流限制等级。第二电流限制等级是基于与第一正斜率不同的第二正斜率的电压电平具有第二函数关系的电流。在一些实施例中，基于通过减少电流路径的数量来减少用于传导电流的晶体管的数量，第二个正斜率与第一个正斜率不同。

在一些实施例中，第二函数关系对应于基于偏置电压的偏置电压电平在线性区域和/或饱和区域中工作的限流器的一个或多个晶体管。在一些实施例中，第二函数关系和第二电流限制等级是基于通过上文关于图5A至图5C的限流器500讨论的晶体管N3传导的电流。

在一些实施例中，减小电流包括使一个或多个晶体管从在线性区域中工作改变为在饱和区域中工作。在一些实施例中，从线性区域中工作到饱和区域工作的变化生成除了在730操作中检测到的增加之外的电压电平的增加。

在一些实施例中，使用第一开关器件包括生成与电压电平大于第二参考电压的参考电压电平相对应的信号的逻辑状态。在一些实施例中，生成信号的逻辑状态包括生成以上关于图1限流器150讨论的和以上关于图5A至图5C的限流器500讨论的信号SW2。

在一些实施例中，减小电流包括减小通过RRAM器件的电阻层的电流。在一些实施例中，降低通过RRAM器件的电阻层的电流包括降低电阻层的应力水平，例如温度。在一些实施例中，减小电流包括减小通过存储器单元(例如上面关于图1的存储器电路100讨论的存储器单元120)的电阻层的电流Ic，例如上文关于图3A和图3B讨论的RRAM器件300的电阻层L1。

在一些实施例中，减少通过RRAM器件的电阻层的电流包括通过导致一个或多个晶体管从在线性区域中工作改变为在饱和区域中工作来减少横跨电阻层的单元电压，从而提高RRAM器件的端子处的电压电平。在一些实施例中，减小通过RRAM器件的电阻层的电流包括通过使晶体管N3(以上关于图5A至图5C的限流器500讨论的)从在线性区域中工作改变为在饱和区域中工作来减小电流Ic，从而增加在以上关于图1讨论的存储器单元120和以上关于图3A和图3B讨论的RRAM器件300的输出端122处电压VD。

在一些实施例中，减小电流包括减小通过RRAM器件的电阻层中的一个或多个细丝的电流。在一些实施例中，减小通过一个或多个细丝的电流包括减小通过以上关于图3A和图3B的RRAM器件300讨论的细丝F1的电流Ic。

在操作750中，在一些实施例中，进一步减小进入限流器的输入端的电流。在一些实施例中，除了在操作740期间中断的电流路径之外，进一步减小电流包括使用第二开关器件中断的传导电流的电流路径。

在一些实施例中，进一步减小电流包括将第三个电流限制等级应用于以上关于图1的存储器电路100所讨论的电流Ic。在一些实施例中，进一步减小电流包括进一步将电流减小至近似零安培的电流等级。

在一些实施例中，进一步减小电流包括进一步减少导通电流的电流路径的数量。在一些实施例中，进一步减少电流路径的数量包括中断两个电流路径中的第二电流路径。在一些实施例中，如以上关于图5A至图5C的限流器500所讨论，进一步减小电流包括断开开关器件N5，以中断导通电流Ic的电流路径P1和P2中的电流路径P1。

在一些实施例中，进一步减小电流包括在操作730中检测电压电平升高之后，在预先定义的时间延时之后进一步减小电流。在一些实施例中，进一步减小电流包括在以上关于图5A至图5C的限流器500所讨论的延时td之后，进一步减小电流。

在一些实施例中，进一步减小电流包括在预定义的时间延时之后，生成与电压电平大于第二参考电压的参考电压电平相对应的信号的逻辑状态。在一些实施例中，生成信号的逻辑状态包括生成以上关于图1的限流器150和关于图5A至图5C的限流器500所讨论的信号SW1。在一些实施例中，生成信号SW1包括使用以上关于图5A至图5C的限流器500所讨论的延时元件DE生成信号SW1。

在一些实施例中，进一步减小电流包括进一步减小通过RRAM器件的电阻层的电流。在一些实施例中，进一步减小通过RRAM器件的电阻层的电流包括进一步降低电阻层的应力水平，例如温度。在一些实施例中，进一步减小电流包括进一步减小通过存储器单元(例如上面关于图1的存储器电路100讨论的存储器单元120)的电阻层的电流Ic，例如以上关于图3A和图3B所讨论的RRAM器件300的电阻层L1。

在一些实施例中，进一步减小电流包括进一步减小通过RRAM器件的电阻层中的一个或多个细丝的电流。在一些实施例中，进一步减小通过一个或多个细丝的电流包括进一步减小通过以上关于图3A和图3B的RRAM器件300所讨论的细丝F1的电流Ic。

通过执行方法700的部分或全部操作，使用限流器来限制作为在编程操作中形成细丝的一部分生成的例如RRAM器件电流的电流，从而实现上面关于存储器电路100的限流器150和限流器500所讨论的优点。

在一些实施例中，电路包括偏置电压生成器和限流器。偏置电压生成器，配置为接收第一参考电压，并且响应于第一电流和所述第一参考电压输出偏置电压。限流器，配置为接收输入端的第二电流、第二参考电压和所述偏置电压，并且响应于所述第二参考电压和所述输入端的电压电平，将所述第二电流限制为电流限制等级，其中，所述输入端的电压电平基于所述偏置电压。在一些实施例中，所述偏置电压生成器包括：电流输入端，配置为接收所述第一电流；以及放大器，包括：第一输入端，配置为接收所述电流输入端的电压电平；第二输入端，配置为接收所述第一参考电压；以及输出端，配置为输出所述偏置电压。在一些实施例中，所述限流器包括比较器，所述比较器包括：第一输入端，配置为接收所述输入端的电压电平；第二输入端，配置为接收所述第二参考电压；以及输出端，配置为输出控制信号。在一些实施例中，所述限流器配置为响应于具有与所述输入端的电压电平小于或等于所述第二参考电压的电压电平相对应的第一逻辑状态的所述控制信号，将所述第二电流限制为电流限制等级的最大值，其中，该最大值等于基于所述第一电流的符合性电流等级。在一些实施例中，所述电流限制等级为第一电流限制等级，以及所述限流器配置为响应于具有与所述输入端的电压电平大于所述第二参考电压的电压电平相对应的第二逻辑状态的所述控制信号，将所述第二电流限制为小于所述第一电流限制等级的第二电流限制等级。在一些实施例中，所述限流器配置为响应于所述控制信号的第二逻辑状态和延时，将所述第二电流限制为小于所述第二电流限制等级的第三电流限制等级。在一些实施例中，所述限流器包括：第一开关器件，配置为响应于具有所述第二逻辑状态的控制信号，在第一电流路径中生成开路；以及第二开关器件，配置为响应于所述延时在第二电流路径中生成开路，其中，所述第二电流路径平行于所述第一电流路径。在一些实施例中，所述符合性电流等级等于所述第一电流的电流等级。在一些实施例中，所述第一参考电压和所述第二参考电压具有相同的参考电压电平。在一些实施例中，电路包括电阻式随机存取存储器(RRAM)器件，配置为将所述第二电流输出至所述限流器的输入端。

在实施例中，所述偏置电压生成器包括：电流输入端，配置为接收所述第一电流；以及放大器，包括：第一输入端，配置为接收所述电流输入端的电压电平；第二输入端，配置为接收所述第一参考电压；以及输出端，配置为输出所述偏置电压。

在实施例中，所述限流器包括：比较器，所述比较器包括：第一输入端，配置为接收所述输入端的电压电平；第二输入端，配置为接收所述第二参考电压；以及输出端，配置为输出控制信号。

在实施例中，所述限流器配置为响应于具有与所述输入端的电压电平小于或等于所述第二参考电压的电压电平相对应的第一逻辑状态的所述控制信号，将所述第二电流限制为电流限制等级的最大值，其中，该最大值等于基于所述第一电流的符合性电流等级。

在实施例中，所述电流限制等级为第一电流限制等级，以及所述限流器配置为响应于具有与所述输入端的电压电平大于所述第二参考电压的电压电平相对应的第二逻辑状态的所述控制信号，将所述第二电流限制为小于所述第一电流限制等级的第二电流限制等级。

在实施例中，所述限流器配置为响应于所述控制信号的第二逻辑状态和延时，将所述第二电流限制为小于所述第二电流限制等级的第三电流限制等级。

在实施例中，所述限流器包括：第一开关器件，配置为响应于具有所述第二逻辑状态的控制信号，在第一电流路径中生成开路；以及第二开关器件，配置为响应于所述延时在第二电流路径中生成开路，其中，所述第二电流路径平行于所述第一电流路径。

在实施例中，所述符合性电流等级等于所述第一电流的电流等级。

在实施例中，所述第一参考电压和所述第二参考电压具有相同的参考电压电平。

在实施例中，电路还包括电阻式随机存取存储器(RRAM)器件，配置为将所述第二电流输出至所述限流器的输入端。

在一些实施例中，RRAM电路包括：RRAM器件，配置为响应于位线电压输出单元电流；偏置电压生成器，配置为接收第一电流和参考电压，并且响应于所述第一电流和参考电压输出偏置电压；以及限流器，配置为接收所述单元电流、所述参考电压、和所述偏置电压，并且响应于所述单元电流、所述参考电压、和所述偏置电压，将所述单元电流限制为电流限制等级。在一些实施例中，所述限流器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管中的每个包括栅极，所述栅极配置为接收所述偏置电压，以及所述偏置电压生成器，配置为生成具有偏置电压电平的所述偏置电压，所述偏置电压电平对应于具有所述参考电压的电压电平的所述第一晶体管和所述第二晶体管的每个的源极/漏极端。在一些实施例中，所述限流器配置为将所述单元电流限制为所述电流限制等级，所述电流限制等级为第一电流限制等级或第二电流限制等级，所述第一电流限制等级基于在线性区域中工作的所述第一晶体管和所述第二晶体管这两者，以及所述第二电流限制等级基于在饱和区域中工作的所述第一晶体管或所述第二晶体管中的一个。在一些实施例中，所述偏置电压生成器包括第三晶体管，所述第三晶体管配置为接收所述第一电流，以及所述第一晶体管、所述第二晶体管和所述第三晶体管具有配置的相对尺寸，使得所述第一电流限制等级等于所述RRAM器件的符合电流的最大值。

在实施例中，所述限流器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管中的每个包括栅极，所述栅极配置为接收所述偏置电压，以及所述偏置电压生成器，配置为生成具有偏置电压电平的所述偏置电压，所述偏置电压电平对应于所述第一晶体管和所述第二晶体管中的每个的具有所述参考电压的电压电平的源极/漏极端。

在实施例中，所述限流器配置为将所述单元电流限制为所述电流限制等级，所述电流限制等级为第一电流限制等级或第二电流限制等级，所述第一电流限制等级基于在线性区域中工作的所述第一晶体管和所述第二晶体管这两者，以及所述第二电流限制等级基于在饱和区域中工作的所述第一晶体管或所述第二晶体管中的一个。

在实施例中，所述偏置电压生成器包括第三晶体管，所述第三晶体管配置为接收所述第一电流，以及所述第一晶体管、所述第二晶体管和所述第三晶体管的相对尺寸配置为使得所述第一电流限制等级具有等于所述RRAM器件的符合电流等级的最大值。

在一些实施例中，在电阻式随机存取存储器(RRAM)器件中形成细丝的方法包括：横跨所述RRAM器件的电阻层应用单元电压；检测响应于应用的单元电压所生成的通过所述电阻层的电流的增加；以及响应于检测所述电流的增加，使用第一开关器件减小通过所述电阻层的电流。在一些实施例中，横跨所述RRAM器件的电阻层应用所述单元电压包括将编程电压电平应用于所述RRAM器件的第一端，以及检测所述电流的增加包括检测在所述RRAM器件的第二端处的电压电平的增加。在一些实施例中，检测在所述RRAM器件的第二端处的电压电平包括将在所述RRAM器件的第二端处的电压电平与参考电压电平进行比较。在一些实施例中，使用所述第一开关器件减小通过所述电阻层的电流包括使晶体管在饱和区域中工作。在一些实施例中，方法还包括：响应于检测所述电流的增加，使用第二开关器件进一步减小通过所述电阻层的电流。在一些实施例中，使用所述开关器件进一步减小通过所述电阻层的电流包括应用预定义的延时周期。

在实施例中，横跨所述RRAM器件的电阻层应用所述单元电压包括将编程电压电平应用于所述RRAM器件的第一端，以及检测所述电流的增加包括检测在所述RRAM器件的第二端处的电压电平的增加。

在实施例中，检测在所述RRAM器件的第二端处的电压电平包括将在所述RRAM器件的第二端处的电压电平与参考电压电平进行比较。

在实施例中，使用所述第一开关器件减小通过所述电阻层的电流包括使晶体管在饱和区域中工作。

在实施例中，方法还包括：响应于检测所述电流的增加，使用第二开关器件进一步减小通过所述电阻层的电流。

在实施例中，使用所述开关器件进一步减小通过所述电阻层的电流包括应用预定义的延时周期。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。