一种二极管突波电压抑制器芯片及其制造方法
阅读说明：本技术 一种二极管突波电压抑制器芯片及其制造方法 (diode surge voltage suppressor chip and manufacturing method thereof ) 是由 李运鹏 郭小红 陈智伟 黄传传 于 2018-06-11 设计创作，主要内容包括：本发明涉及突波电压抑制器,特别是一种二极管突波电压抑制器芯片及其制造方法。芯片为NPN结构,N型杂质扩散分布于P型基底正、反两面,N型杂质的电极区域覆盖有电极金属,其它区域覆盖有氧化层,芯片的厚度为170μm-240μm。二极管突波电压抑制器芯片为双极性或单极性,双极性的正、反面电极区域均覆盖有负电极金属；单极性的正面电极区域覆盖有负电极金属,反面整体为电极区域,并覆盖有正电极金属。本发明的二极管突波电压抑制器芯片,使用电流增益控制较佳的P型原硅片,减薄至一定的厚度。原硅片双面扩散N型掺杂,补扩散控制PN结的深度以进一步控制芯片的负电阻特性,在遇到突波电压时因崩溃电压带负电阻的特性使得元件承受的功率降低,更耐高电流。(the invention relates to a surge voltage suppressor, in particular to a diode surge voltage suppressor chip and a manufacturing method thereof. The chip is of an NPN structure, N-type impurities are diffused and distributed on the front surface and the back surface of the P-type substrate, electrode metal covers electrode areas of the N-type impurities, oxide layers cover other areas of the N-type impurities, and the thickness of the chip is 170-240 mu m. The diode surge voltage suppressor chip is bipolar or unipolar, and the bipolar positive and negative electrode areas are covered with negative electrode metal; the electrode area of the front side of the single polarity is covered with negative electrode metal, and the whole back side of the single polarity is the electrode area and is covered with positive electrode metal. The diode surge voltage suppressor chip of the invention uses a P-type primary silicon wafer with better current gain control to be thinned to a certain thickness. The original silicon wafer is subjected to double-sided diffusion N-type doping, the depth of a PN junction is controlled through complementary diffusion so as to further control the negative resistance characteristic of the chip, and when the chip meets surge voltage, the power borne by the element is reduced due to the characteristic that breakdown voltage carries negative resistance, so that the chip is more resistant to high current.)
技术领域
本发明涉及突波电压抑制器(TransientVoltage Suppressor，TVS)，特别是一种二极管突波电压抑制器芯片及其制造方法。
背景技术
突波电压抑制器为电路保护的重要组件，尤其是金属氧化物半导体场效晶体管(field effect transistor，MOSFET)构成的电路更需保护。因电路以外的电源电压、信号电压如遇雷电或其他原因而易发生突波电压(TransientVoltage)，或人体、工具等带有高压静电，都易使MOSFET的闸极被击穿而失去绝缘效果而使电路失效。因此在集成电路的输入端需有突波电压抑制器，使瞬时突波大于某一范围时能从突波电压抑制器的旁路被短路，但又不致影响信号传输。
传统的突波电压保护装置有许多种，例如利用电容器使突波能暂时充电于电容，犹如一个短路接地；又如利用二极管之逆向偏压，在达到崩溃电压时导通，而将超过某一电压值之突波导入接地；再如利用一个MOSFET，使闸极连至源极再连至输入端而使泄极接地，可有效抑制突波。
传统的二极管突波电压抑制器如图1所示，突波电压抑制器102主要由N型或P型硅基板(本例为P型)104制成，其掺杂浓度由所要保护的突波电压大小而定，在一特定保护突波电压下以等于PN接面之逆向崩溃电压而选择掺杂浓度，保护电压低则掺杂浓度高，反之则掺杂浓度低。然后先扩散一层N型掺杂以形成PN接面106，再做一保护氧化层108，在镀上合金形成正电极110，然后切割成单一芯片后封装于所保护电路上。
这种二极管突波电压抑制器利用其箝位电压保护后端设备系统，但此一结构的芯片面临一个缺点：突波电压通过元件时元件的箝位电压较高，元件本身承受的功率较大，如图2所示，突波抑制器NPN结构中的P区较长，导通后电流要通过较长的P型区；NPN结构的电流增益效果不明显，使得箝位电压较高，PN接面过热，箝位电压不带负电阻特性使得元件在冲击电流下承受的功率会较大，过大的功率易造成抑制器芯片过早烧毁，失去对电路的保护作用。
发明内容
针对以上不足，本发明的二极管突波电压抑制器芯片及其制造方法，能消除上述缺陷，使波电压抑制器能承受更大之冲击电流，不致提早崩溃烧毁。
本发明的技术方案为：
一种二极管突波电压抑制器芯片，所述芯片为NPN结构，N型杂质扩散分布于P型基底正、反两面，所述N型杂质的电极区域覆盖有电极金属，其它区域覆盖有氧化层，所述芯片的厚度为170μm-240μm。
二极管突波电压抑制器芯片为双极性，所述正、反面的电极区域均覆盖有负电极金属。
二极管突波电压抑制器芯片为单极性，所述正面的电极区域覆盖有负电极金属，反面整体为电极区域，并覆盖有正电极金属。
所述P型基底的掺杂浓度由突波电压的电压值决定，电压值高则掺杂浓度低，电压值低则掺杂浓度高。
所述芯片用于金属氧化物半导体场效应晶体管构成的电路保护。
一种双极性二极管突波电压抑制器芯片的制造方法，包括以下步骤：
步骤1：将一片硅晶圆作为基底，所述基底为P型；
步骤2：将基底减薄至厚度为150μm-200μm；
步骤3：在基底在正、反表面各热生长一层氧化层；
步骤4：以第一光照照射基底表面，通过微影术曝光获得扩散区域及切割道图案；
步骤5：对步骤4所形成图案区域的氧化层进行蚀刻，形成扩散区域及切割道；
步骤6：在步骤5所形成的扩散区域及切割道中掺杂一层N型杂质，形成N型掺杂层；
步骤7：将N型杂质继续驱入，形成N型杂质与P型基底的PN接面；
步骤8：去除基底上的氧化层；
步骤9：在基底正、反表面各热生长一层氧化层；
步骤10：以第二光罩照射基底表面，通过微影术曝光获得电极区域图案；
步骤11：对步骤10形成的图案区域的氧化层进行蚀刻，形成电极区域；
步骤12：在基底正、反面的电极区域镀上负电极金属；
步骤13：以第三光罩照射基底表面，通过微影蚀刻术形成电极图案；
步骤14：沿切割道将基底切割成单一芯片。
一种单极性二极管突波电压抑制器芯片的制造方法，包括以下步骤：
步骤1：将一片硅晶圆作为基底，所述基底为P型；
步骤2：将基底减薄至厚度为150μm-200μm；
步骤3：在基底在正、反表面各热生长一层氧化层；
步骤4：以第一光照照射基底表面，通过微影术曝光获得扩散区域及切割道图案；
步骤5：对步骤4所形成图案区域的氧化层进行蚀刻，形成扩散区域及切割道；
步骤6：在步骤5所形成的扩散区域及切割道中掺杂一层N型杂质，形成N型掺杂层；
步骤7：将N型杂质继续驱入，形成N型杂质与P型基底的PN接面；
步骤8：去除基底上的氧化层；
步骤9：在基底正、反表面各热生长一层氧化层；
步骤10：以第二光罩照射基底表面，通过微影术曝光获得电极区域图案；
步骤11：对步骤10形成的图案区域的氧化层进行蚀刻，形成电极区域；
步骤12：在基底正面的电极区域镀上负电极金属，反面的电极区域镀上正电极金属；
步骤13：以第三光罩照射基底表面，通过微影蚀刻术形成电极图案；
步骤14：沿切割道将基底切割成单一芯片。
本发明提供一种双极性二极管突波电压抑制器及制造方法，利用减薄机将原P型硅片研磨至特定的厚度，原硅片正反面扩散一层N型掺杂驱入，使芯片NPN结构于逆偏压下产生电流增益，元件的电压带有负电阻的电气特性而增强耐冲击电流之能力。
本发明还提供一种单极性二极管突波电压抑制器及制造方法，利用减薄机将原P型硅片研磨至特定的厚度，原硅片正反面扩散一层N型掺杂驱入，使芯片NPN结构于逆偏压下产生电流增益，芯片背面的PN结短路后，元件的电压带有负电阻的电气特性而增强耐冲击电流之能力。
附图说明
图1为现有技术二极管突波电压抑制器芯片剖面图；
图2为现有技术二极管突波电压抑制器芯片导通电流时的状态图；
图3为本发明双极性二极管突波电压抑制器芯片剖面图；
图4为本发明单极性二极管突波电压抑制器芯片剖面图；
图5为本发明单、双极性二极管突波电压抑制器芯片制作过程状态图1；
图6为本发明单、双极性二极管突波电压抑制器芯片制作过程状态图2；
图7为本发明单、双极性二极管突波电压抑制器芯片制作过程状态图3；
图8为本发明单、双极性二极管突波电压抑制器芯片制作过程状态图4；
图9为本发明单、双极性二极管突波电压抑制器芯片制作过程状态图5；
图10为本发明双极性二极管突波电压抑制器芯片制作过程状态图6；
图11为本发明双极性二极管突波电压抑制器芯片制作过程状态图7；
图12为本发明单极性二极管突波电压抑制器芯片制作过程状态图6；
图13为本发明单极性二极管突波电压抑制器芯片制作过程状态图7；
图14为本发明双极性二极管突波电压抑制器芯片导通电流时的状态图。
具体实施方式
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
参考图3和图4，本发明的二极管突波电压抑制器芯片，所述芯片为NPN结构，N型杂质308扩散分布于P型基底302正、反两面，P型基底302的掺杂浓度由突波电压的电压值决定，电压值高则掺杂浓度低，电压值低则掺杂浓度高。N型杂质308的电极区域316覆盖有电极金属，其它区域覆盖有氧化层314，所述芯片的厚度为170μm-240μm。图3为双极性二极管突波电压抑制器芯片，正、反面的电极区域316均覆盖有负电极金属318；图4为单极性二极管突波电压抑制器芯片，正面的电极区域316覆盖有负电极金属318，反面整体为电极区域316，并覆盖有正电极金属320。
本发明的二极管突波电压抑制器芯片，为控制NPN结构的电流增益，使突波电压抑制器电压的电性带有负电阻的电气特性，使用电流增益控制较佳的P型原硅片，减薄至一定的厚度。原硅片双面扩散N型掺杂，补扩散控制PN结的深度以进一步控制芯片的负电阻特性，在遇到突波电压时因崩溃电压带负电阻的特性使得元件承受的功率降低，更耐高电流。由于MOSFET构成的电路更易遭受突波电压及高压静电攻击而失效，本发明的二极管突波电压抑制器芯片可为MOSFET构成的电路提供良好地保护。
参考图5-图11，本发明的双极性二极管突波电压抑制器芯片的制造方法，包括以下步骤：
如图5，将一片硅晶圆作为基底302，所述基底302为P型；使用减薄机将基底302减薄至厚度为150μm-200μm；将基底302置于氧化炉中在正、反表面各热生长一层氧化层304；
如图6，以扩散区域及切割道图型光罩照射基底302表面，通过微影术曝光获得扩散区域及切割道图案；对图案区域的氧化层进行蚀刻，形成扩散区域305及切割道306；
如图7，将基底302置入扩散炉或离子植入机中，在扩散区域305及切割道306中掺杂一层N型杂质308，形成N型掺杂层310；
如图8，将基底302置入扩散炉中，将N型杂质308继续驱入，形成N型杂质308与P型基底302的PN接面312；
如图9，去除基底302上的氧化层304；
如图10，将基底302置入氧化炉，在正、反表面各热生长一层氧化层314，以电极图型光罩照射基底302表面，通过微影术曝光获得电极区域图案；对所形成图案区域的氧化层进行蚀刻，形成电极区域316；其中正、反面的电极区域316均位于扩散区域305之上；
如图11，在基底302正、反面的电极区域316镀上负电极金属318；以电极图型光罩照射基底302表面，通过微影蚀刻术形成电极图案；沿切割道306将基底302切割成单一芯片。
参考图5-图9、图12-图13，本发明的单极性二极管突波电压抑制器芯片的制造方法，包括以下步骤：
如图5，将一片硅晶圆作为基底302，所述基底302为P型；使用减薄机将基底302减薄至厚度为150μm-200μm；将基底302置于氧化炉中在正、反表面各热生长一层氧化层304；
如图6，以扩散区域及切割道图型光罩照射基底302表面，通过微影术曝光获得扩散区域及切割道图案；对图案区域的氧化层进行蚀刻，形成扩散区域305及切割道306；
如图7，将基底302置入扩散炉或离子植入机中，在扩散区域305及切割道306中掺杂一层N型杂质308，形成N型掺杂层310；
如图8，将基底302置入扩散炉中，将N型杂质308继续驱入，形成N型杂质308与P型基底302的PN接面312；
如图9，去除基底302上的氧化层304；
如图12，将基底302置入氧化炉，在正、反表面各热生长一层氧化层314，以电极图型光罩照射基底302表面，通过微影术曝光获得电极区域图案；对所形成图案区域的氧化层进行蚀刻，形成电极区域316；其中正面的电极区域316均位于扩散区域305之上，反面的电极区域316覆盖整个反面；
如图13，在基底302正面的电极区域316镀上负电极金属318，反面的电极区域316镀上正电极金属320；以电极图型光罩照射基底302表面，通过微影蚀刻术形成电极图案；沿切割道306将基底302切割成单一芯片。
参考图14，本发明的双极性二级管突波电压抑制器的电流分布示意图，以本发明的制造方法，因将基底302减薄，深扩散层312使NPN结构中的P层缩短，突波抑制器在导通后的电流I增益增加，因而使突波抑制器的崩溃电压带有负电阻的特性，PN接面在受到冲击电流时会产生较低的箝位电压，元器件本生承受的功率较低故可耐较高之冲击电流。如具有相同PN接面的传统技术制造的突波电压抑制器可耐100安培，以本发明所制造的突波电压抑制器之冲击电流可提高1倍，达到200安培，因而较不易被烧毁。
以上公开的仅为本发明的实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。