一种二极管及其制造方法
阅读说明：本技术 一种二极管及其制造方法 (Diode and manufacturing method thereof ) 是由 盛况 王珩宇 王策 于 2021-10-21 设计创作，主要内容包括：本发明涉及半导体技术领域中的一种二极管及其制造方法,包括阴极层、阳极层和二极管本体,二极管本体包括两组以上的衬底层和两组以上的中间层,每两组衬底层之间设置有一组中间层,或每两组中间层之间设置有一组衬底层,二极管本体上开设有一组以上的沟槽,且沟槽贯穿所有中间层,沟槽的侧壁上设置有连接层,具有提高耐压性的优点,突破了二极管在低压下影响正常开通速度的瓶颈。(The invention relates to a diode and a manufacturing method thereof in the technical field of semiconductors, and the diode comprises a cathode layer, an anode layer and a diode body, wherein the diode body comprises more than two groups of substrate layers and more than two groups of intermediate layers, one group of intermediate layers is arranged between every two groups of substrate layers, or one group of substrate layers is arranged between every two groups of intermediate layers, more than one group of grooves are arranged on the diode body, the grooves penetrate through all the intermediate layers, and connecting layers are arranged on the side walls of the grooves.)
技术领域
本发明涉及半导体技术领域，具体涉及一种二极管及其制造方法。
背景技术
近年来国际上对节能减排越来越重视，这对大型电力电子设备的损耗控制和效率提升提出了更高的要求。作为电力电子设备的重要组成部分，半导体功率器件受到了业界的广泛关注。
击穿电压是半导体功率器件的重要指标，表示器件能够耐受的最大电压。功率器件的有源区通过多层反型掺杂区的引入，可以获得几千伏的击穿电压，从而适用于更高功率的应用场合。这种在器件有源区内引入多层反型掺杂区的半导体器件称为浮空结器件，其中反型掺杂区指的是杂类型与衬底层相反的半导体区域，浮空结器件在提高耐压的同时也带来开通恢复延迟的问题。这是因为器件在阻断状态下会在反型掺杂区中积累电荷，在切换到开通状态的过程中，浮空的反型掺杂区中的电荷被电场限制而无法释放，所以不能在低压下正常开通。这种开通恢复问题使浮空结器件在电路应用中引起开通瞬间过大的脉冲电压，从而带来过大的能量损耗。
发明内容
本发明针对现有技术中的缺点，提供了一种二极管及其制造方法，具有提高耐压性的优点，突破了二极管在低压下影响正常开通速度的瓶颈。
为了解决上述技术问题，本发明通过下述技术方案得以解决：
一种二极管，包括阴极层、阳极层和二极管本体，所述二极管本体包括两组以上的衬底层和两组以上的中间层，每两组所述衬底层之间设置有一组中间层，或每两组所述中间层之间设置有一组衬底层，所述二极管本体上开设有一组以上的沟槽，且所述沟槽贯穿所有所述中间层，所述沟槽的侧壁上设置有连接层。
可选的，所述连接层包括第一半导体层和绝缘填充层，且所述第一半导体层设置在沟槽的侧壁上，所述绝缘填充层设置在所述第一半导体层之间。
可选的，所述沟槽的侧壁所在的平面与中间层所在的平面垂直设置。
可选的，所述沟槽的侧壁所在的平面与中间层所在的平面呈一夹角设置，且所述夹角为大于0°，且小于90°。
可选的，所述连接层包括第一半导体层、第二半导体层和绝缘填充层，所述第一半导体层设置在沟槽的侧壁上，所述第二半导体层设置于第一半导体层远离沟槽侧壁的一面，所述绝缘填充层设置在所述第二半导体层之间。
可选的，所述沟槽的侧壁所在的平面与中间层所在的平面垂直设置。
可选的，所述沟槽的侧壁所在的平面与中间层所在的平面呈一夹角设置，且所述夹角为大于0°，且小于90°。
可选的，所述第一半导体层与中间层为相同类型的半导体材料。
可选的，所述第二半导体层与衬底层为相同类型的半导体材料。
一种二极管的制造方法，包括以下步骤：
将两组以上的衬底层和两组以上的中间层在竖直方向上交错设置，形成二极管本体；
将所述二极管本体通过干法刻蚀的方法，开设一个以上的沟槽；
通过侧壁离子注入法或外延生长法，在所述沟槽的侧壁上形成第一半导体层和/或第二半导体层，并在沟槽内填充绝缘介质；
在所述二极管本体的两端通过溅射、蒸发或退火方法形成金属电极，其中靠近所述衬底层的金属电极为阴极层，靠近所述中间层的金属电极为阳极层。
采用本发明提供的技术方案，与现有技术相比，具有如下有益效果：
通过设置沟槽以及第一半导体层，使得第一半导体层将各个掺杂层进行连接，从而使得二极管本体在开通过程中，将空穴通过沟槽的侧壁注入到第一半导体层总，加快二极管本体的开通速度，而通过第二半导体层的设置，使得分别为P型半导体材料和N型半导体材料的第二半导体层和第一半导体层相互耗尽，从而调制第一半导体层附近的电场分布，以此减小第一半导体层对二极管本体的耐压影响，同时通过设置不同倾斜度的沟槽侧壁，进一步调制第一半导体层附近的电场分布，具有开通速度快、耐压性强的优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提出的一种二极管的实施例一的结构图；
图2为本发明实施例提出的一种二极管的实施例二的结构图；
图3为本发明实施例提出的一种二极管的实施例三的结构图；
图4为本发明实施例提出的一种二极管的实施例四的结构图；
图5为本发明实施例提出的一种二极管的中间层的结构图之一；
图6为本发明实施例提出的一种二极管的中间层的结构图之二；
图7为现有的普通的二极管在关断后重新开通时的能带分布图。
附图标记：1、阴极层；2、阳极层；3、二极管本体；4、衬底层；5、中间层；6、沟槽；7、连接层；8、第一半导体层；9、第二半导体层；10、绝缘填充层；11、外延层；12、掺杂层。
具体实施方式
下面结合实施例对本发明做进一步的详细说明，以下实施例是对本发明的解释而本发明并不局限于以下实施例。
实施例一
如图1所示，一种二极管，包括阴极层1、阳极层2和二极管本体3，二极管本体3包括两组以上的衬底层4和两组以上的中间层5，每两组衬底层4之间设置有一组中间层5，或每两组中间层5之间设置有一组衬底层4，且衬底层4与中间层5的数量可以相同也可以不同，当衬底层4与中间层5的数量不同时，两者的数量相差为一，二极管本体3上开设有一组以上的沟槽6，且沟槽6贯穿所有中间层5，沟槽6的侧壁上设置有连接层7。
在本实施例中，以衬底层4为第一层，并根据中间层5与衬底层4依次向上交错设置的方式进行组合，且衬底层4与中间层5的数量始终保持一致，此时阴极层1与第一层的衬底层4相连，阳极层2与最后一层的中间层5相连，其中，衬底层4为掺杂浓度为~的N型半导体材料。
连接层7包括第一半导体层8和绝缘填充层10，且第一半导体层8设置在沟槽6的侧壁上，绝缘填充层10设置在第一半导体层8之间，沟槽6的侧壁所在的平面与中间层5所在的平面垂直设置，第一半导体层8与中间层5为相同类型的半导体材料。
如图5所示，中间层5包括外延层11和掺杂层12，其中，外延层11为与衬底层4掺杂浓度相同的N型半导体材料，而掺杂层12为掺杂浓度为 ~ 的P型半导体材料，第一半导体层8为与掺杂层12掺杂浓度相同的P型半导体材料，由于二极管本体3上开设的沟槽6共有两面侧壁，且两面侧壁相对，从而第一半导体层8也相应的相对设置，而在沟槽6内，两层第一半导体层8之间的空隙用于填充绝缘介质，形成绝缘填充层10，其中，掺杂层12在水平方向可以呈现条带形、网格形或蜂窝形中的任意一种形状，如图6所示，中间层5还可以不包括外延层11，仅由掺杂层12组成。
现有的二极管在开通过程中，当二极管本体3从反偏转变成零偏时，由于位于中间部位的中间层5与阳极层2、阴极层1没有直接连接，阳极层2附近的空穴载流子无法进入到位于中间部位的中间层5中，导致负电荷留在两端的中间层5中，阻碍电子载流子流动，只有当正偏压足够大时，即如图7所示的能带分布图，二极管两端电压为692V时，电荷才能通过中间层5导电；另一方面，在二极管开通后，图7所示的能带分布中存在较大势垒，即中间层5存在较大势垒，所以仍然储存有负电荷，因此在二极管开通后会一直保持较大的降压。
通过本实施例的结构，当低压状态下时，通过沟槽6内的第一半导体层8将各掺杂层12连接起来，使得在二极管本体3开通过程中，可以将空穴通过沟槽6的侧壁注入到各个掺杂层12中，以此加快开通的速度。
具体的，通过增加第一半导体层8的设置，在二极管本体3开通过程中，空穴载流子可以通过第一半导体层8的P型总线补充到位于中间部位的中间层5中，从而释放中间层5中的负电荷，消除对电子流通的阻碍，大幅度降低正向导通压降，减小导通功率损耗。
另一方面，在本实施例中，衬底层4、外延层11的材料与掺杂层12、第一半导体层8的材料可以进行互换，即衬底层4和外延层11为掺杂浓度为 ~ 的P型半导体材料，掺杂层12和第一半导体层8为掺杂浓度为 ~ 的N型半导体材料，且互换后的二极管本体3在低压情况下的开通速度与互换前相同。
实施例二
如图2所示，一种二极管，包括阴极层1、阳极层2和二极管本体3，二极管本体3包括两组以上的衬底层4和两组以上的中间层5，每两组衬底层4之间设置有一组中间层5，或每两组中间层5之间设置有一组衬底层4，且衬底层4与中间层5的数量可以相同也可以不同，当衬底层4与中间层5的数量不同时，两者的数量相差为一，二极管本体3上开设有一组以上的沟槽6，且沟槽6贯穿所有中间层5，沟槽6的侧壁上设置有连接层7。
在本实施例中，以衬底层4为第一层，并根据中间层5与衬底层4依次向上交错设置的方式进行组合，且衬底层4与中间层5的数量始终保持一致，此时阴极层1与第一层的衬底层4相连，阳极层2与最后一层的中间层5相连，其中，衬底层4为掺杂浓度为 ~的N型半导体材料。
连接层7包括第一半导体层8和绝缘填充层10，且第一半导体层8设置在沟槽6的侧壁上，绝缘填充层10设置在第一半导体层8之间，沟槽6的侧壁所在的平面与中间层5所在的平面呈一夹角设置，且夹角为大于0°，且小于90°，第一半导体层8与中间层5为相同类型的半导体材料。
如图5所示，中间层5包括外延层11和掺杂层12，其中，外延层11为与衬底层4掺杂浓度相同的N型半导体材料，而掺杂层12为掺杂浓度为 ~ 的P型半导体材料，第一半导体层8为与掺杂层12掺杂浓度相同的P型半导体材料，由于二极管本体3上开设的沟槽6共有两面侧壁，且两面侧壁相对，从而第一半导体层8也相应的相对设置，而在沟槽6内，两层第一半导体层8之间的空隙用于填充绝缘介质，形成绝缘填充层10。
通过本实施例的结构，当低压状态下时，通过沟槽6内的第一半导体层8将各掺杂层12连接起来，使得在二极管本体3开通过程中，可以将空穴通过沟槽6的侧壁注入到各个掺杂层12中，以此加快开通的速度。
具体的，通过增加第一半导体层8的设置，在二极管本体3开通过程中，空穴载流子可以通过第一半导体层8的P型总线补充到位于中间部位的中间层5中，从而释放中间层5中的负电荷，消除对电子流通的阻碍，大幅度降低正向导通压降，减小导通功率损耗。
与实施例一相比，本实施例进一步地通过调节侧壁的倾斜角度，调制第一半导体层8附近的电场分布，从而减小第一半导体层8对二极管本体3的电压过高影响。
另一方面，当沟槽6的侧壁倾斜时，即夹角为大于0°，且小于90°时，二极管本体3从上至下的衬底层4面积逐渐增大，增加的衬底层4的面积所在的区域与第一半导体层8实现互相耗尽，从而抵消其对电场分布的影响，减小对二极管本体3的耐压影响。
在本实施例中，衬底层4、外延层11的材料与掺杂层12、第一半导体层8的材料可以进行互换，即衬底层4和外延层11为掺杂浓度为 ~ 的P型半导体材料，掺杂层12和第一半导体层8为掺杂浓度为 ~ 的N型半导体材料，且互换后的二极管本体3在低压情况下的开通速度与互换前相同。
实施例三
如图3所示，连接层7包括第一半导体层8、第二半导体层9和绝缘填充层10，第一半导体层8设置在沟槽6的侧壁上，第二半导体层9设置于第一半导体层8远离沟槽6侧壁的一面，绝缘填充层10设置在第二半导体层9之间，沟槽6的侧壁所在的平面与中间层5所在的平面垂直设置，第一半导体层8与中间层5为相同类型的半导体材料，第二半导体层9与衬底层4为相同类型的半导体材料。
如图5所示，中间层5包括外延层11和掺杂层12，其中，外延层11为与衬底层4掺杂浓度相同的N型半导体材料，而掺杂层12为掺杂浓度为 ~ 的P型半导体材料，第一半导体层8为与掺杂层12掺杂浓度相同的P型半导体材料，第二半导体层9为与衬底层4的掺杂浓度相同的N型半导体材料，由于二极管本体3上开设的沟槽6共有两面侧壁，且两面侧壁相对，从而第二半导体层9也相应的相对设置，而在沟槽6内，两层第二半导体层9之间的空隙用于填充绝缘介质，形成绝缘填充层10。
通过本实施例的结构，当低压状态下时，通过沟槽6内的第一半导体层8将各掺杂层12连接起来，使得在二极管本体3开通过程中，可以将空穴通过沟槽6的侧壁注入到各个掺杂层12中，以此加快开通的速度。
本实施例与实施例一的不同之处在于增加了第二半导体层9，从而通过P型半导体材料与N型半导体材料的相互耗尽，调制第一半导体层8附近的电场分布，从而减小第一半导体层8对二极管本体3的耐压影响。
具体的，通过增加第一半导体层8的设置，在二极管本体3开通过程中，空穴载流子可以通过第一半导体层8的P型总线补充到位于中间部位的中间层5中，从而释放中间层5中的负电荷，消除对电子流通的阻碍，大幅度降低正向导通压降，减小导通功率损耗，而第二半导体层9的设置，使得第一半导体层8和第二半导体层9中的电荷相互抵消，减小其对二极管本体3反偏时，电场的不利影响，从而减小对二极管本体3耐压的影响。
另一方面，在本实施例中，衬底层4、外延层11、第二半导体层9的材料与掺杂层12、第一半导体层8的材料可以进行互换，即衬底层4、外延层11和第二半导体层9为掺杂浓度为 ~ 的P型半导体材料，掺杂层12和第一半导体层8为掺杂浓度为 ~ 的N型半导体材料，且互换后的二极管本体3在低压情况下的开通速度与互换前相同。
实施例四
如图4所示，连接层7包括第一半导体层8、第二半导体层9和绝缘填充层10，第一半导体层8设置在沟槽6的侧壁上，第二半导体层9设置于第一半导体层8远离沟槽6侧壁的一面，绝缘填充层10设置在第二半导体层9之间，沟槽6的侧壁所在的平面与中间层5所在的平面呈一夹角设置，且夹角为大于0°，且小于90°，第一半导体层8与中间层5为相同类型的半导体材料，第二半导体层9与衬底层4为相同类型的半导体材料。
如图5所示，中间层5包括外延层11和掺杂层12，其中，外延层11为与衬底层4掺杂浓度相同的N型半导体材料，而掺杂层12为掺杂浓度为 ~ 的P型半导体材料，第一半导体层8为与掺杂层12掺杂浓度相同的P型半导体材料，第二半导体层9为与衬底层4的掺杂浓度相同的N型半导体材料，由于二极管本体3上开设的沟槽6共有两面侧壁，且两面侧壁相对，从而第二半导体层9也相应的相对设置，而在沟槽6内，两层第二半导体层9之间的空隙用于填充绝缘介质，形成绝缘填充层10。
通过本实施例的结构，当低压状态下时，通过沟槽6内的第一半导体层8将各掺杂层12连接起来，使得在二极管本体3开通过程中，可以将空穴通过沟槽6的侧壁注入到各个掺杂层12中，以此加快开通的速度，并增加第二半导体层9，从而通过P型半导体材料与N型半导体材料的相互耗尽，调制第一半导体层8附近的电场分布，从而减小第一半导体层8对二极管本体3的耐压影响。
具体的，通过增加第一半导体层8的设置，在二极管本体3开通过程中，空穴载流子可以通过第一半导体层8的P型总线补充到位于中间部位的中间层5中，从而释放中间层5中的负电荷，消除对电子流通的阻碍，大幅度降低正向导通压降，减小导通功率损耗，而第二半导体层9的设置，使得第一半导体层8和第二半导体层9中的电荷相互抵消，减小其对二极管本体3反偏时，电场的不利影响，从而减小对二极管本体3耐压的影响。
本实施例与实施例三的不同之处在于，通过调节沟槽6的侧壁的倾斜角度，再结合P型半导体材料与N型半导体材料的相互耗尽作用，进一步调制第一半导体层8附近的电场分布，并进一步减小第一半导体层8对二极管本体3的耐压影响。
具体的，当沟槽6的侧壁倾斜时，即夹角为大于0°，且小于90°时，二极管本体3从上至下的衬底层4面积逐渐增大，增加的衬底层4的面积所在的区域与第一半导体层8实现互相耗尽，从而抵消其对电场分布的影响，减小对二极管本体3的耐压影响。
另一方面，在本实施例中，衬底层4、外延层11、第二半导体层9的材料与掺杂层12、第一半导体层8的材料可以进行互换，即衬底层4、外延层11和第二半导体层9为掺杂浓度为 ~ 的P型半导体材料，掺杂层12和第一半导体层8为掺杂浓度为 ~ 的N型半导体材料，且互换后的二极管本体3在低压情况下的开通速度与互换前相同。
实施例五
一种二极管的制造方法，包括以下步骤：将两组以上的衬底层4和两组以上的中间层5在竖直方向上交错设置，形成二极管本体3；将二极管本体3通过干法刻蚀的方法，开设一个以上的沟槽6；通过侧壁离子注入法或外延生长法，在沟槽6的侧壁上形成第一半导体层8和/或第二半导体层9，并在沟槽6内填充绝缘介质；在二极管本体3的两端通过溅射、蒸发或退火方法形成金属电极，其中靠近衬底层4的金属电极为阴极层1，靠近中间层5的金属电极为阳极层2。
本实施例的方法以实施例一的结构为例，首先在衬底层4上生长一层外延层11，且衬底层4和外延层11均为掺杂浓度为 ~ 的N型半导体材料，然后通过P型离子注入，在外延层11的两侧形成掺杂层12，使得外延层11与掺杂层12形成中间层5，然后重复叠加衬底层4，形成中间层5，根据实际身产需求，重复此操作的次数，得到二极管本体3。
在二极管本体3中通过干法刻蚀形成一个或多个沟槽6，并通过侧壁离子租入或外延生长，在沟槽6的侧壁形成第一半导体层8，并在第一半导体层8之间填入绝缘介质，形成绝缘填充层10，最后通过溅射或增发以及退火等方式形成金属电极。
此外，需要说明的是，本说明书中所描述的具体实施例，其零、部件的形状、所取名称等可以不同。凡依本发明专利构思所述的构造、特征及原理所做的等效或简单变化，均包括于本发明专利的保护范围内。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本发明的结构或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。