阅读说明：本技术 自调谐锁相环（pll）电路 (Self-tuning phase-locked loop (PLL) circuit ) 是由 W·包米克 B·苏里亚纳拉亚纳 D·阿里姆博尔 于 2021-04-29 设计创作，主要内容包括：本公开涉及自调谐锁相环(PLL)电路。实施方案可以涉及用于通过锁相环(PLL)电路控制时钟信号的技术或电路。该技术可以包括识别与数字控制振荡器(DCO)的增益有关的第一参数和与时间数字转换器(TDC)的分辨率有关的第二参数。然后,该技术可以包括基于第一参数和第二参数来识别与PLL电路的环路滤波器的滤波器系数有关的第三参数。然后,电路可以基于第一、第二和第三参数输出时钟信号。可以描述或要求保护其他实施方案。(The present disclosure relates to self-tuning phase-locked loop (PLL) circuits. Embodiments may relate to a technique or circuit for controlling a clock signal by a Phase Locked Loop (PLL) circuit. The technique may include identifying a first parameter related to a gain of a Digitally Controlled Oscillator (DCO) and a second parameter related to a resolution of a time-to-digital converter (TDC). The technique may then include identifying a third parameter related to a filter coefficient of a loop filter of the PLL circuit based on the first parameter and the second parameter. The circuit may then output a clock signal based on the first, second, and third parameters. Other embodiments may be described or claimed.)

具体实施方式

在下面的详细描述中，参考形成其一部分的附图，其中，相似的附图标记始终表示相似的部分，并且在其中通过说明的方式示出了可以实践本公开的主题的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑上的改变。因此，下面的详细描述将不具有限制意义。

为了本公开的目的，短语“A或B”是指(A)、(B)或(A和B)。为了本公开的目的，短语“A、B或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。

该描述可以使用基于视角的描述，例如顶部/底部，输入/输出，上方/下方等。这样的描述仅用于促进讨论，而无意于将本文描述的实施例的应用限制为任何特定的方向。

该描述可以使用短语“在一个实施例中”或“在实施例中”，其可以分别指代相同或不同实施例中的一个或多个。此外，关于本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。

可以在本文中使用术语“与...耦合”及其派生词。“耦合”可以表示以下一个或多个。“耦合”可以表示两个或多个元件直接物理或电气接触。然而，“耦合”还可以意味着两个或更多个元件间接地彼此接触，但是仍然彼此协作或相互作用，并且可以意味着一个或多个其他元件耦合或连接在据说彼此耦合的元件之间。术语“直接耦合”可以表示两个或两个元件直接接触。

在各种实施例中，短语“第二特征上的第一特征[[形成/沉积/布置/等]]”可以表示第一特征在特征层上形成/沉积/布置/等，并且第一特征的至少一部分可以与第二特征的至少一部分直接接触(例如直接物理或电气接触)或间接接触(例如，在第一特征和第二特征之间具有一个或多个其他特征)。

可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散操作。但是，描述的顺序不应解释为暗示这些操作必定与顺序有关。

如所指出的，PLL电路可以是由电子设备或其IC用来基于所提供的参考信号来产生时钟信号的电路。如所指出的，输出时钟的质量的量度可以是“抖动”，其可以指的是由PLL输出的时钟信号的变化程度。

在一些实施例中，即使不同的硅晶片包括彼此具有相同设计的PLL电路，PLL电路的行为也可能从一个硅晶片到另一硅晶片而变化。例如，PLL电路可以高度依赖电压，并且小的电压变化可以影响PLL电路的性能。结果，不同的IC可能具有具有不同抖动分布的PLL电路。

本文的实施例涉及包括片上自适应带宽优化电路的PLL电路，该片上自适应带宽优化电路可以在减小PLL电路的面积或锁定时间的同时提高稳定性和抖动性能。具体地，实施例可以涉及可以迭代地优化PLL的一个或多个参数以解决抖动的自调谐PLL电路。这种自调谐在本文中可以称为“自适应带宽优化”。

一些实施例可以包括双重功能或操作模式，其可以包括锁相操作模式和锁频操作模式两者。PLL电路可以使用锁频操作模式来识别PLL电路的一个或多个参数，这可以使时钟信号接近期望的时钟信号输出。PLL电路然后可以使用锁相操作模式来微调PLL电路的相同或不同的系数，这可以进一步将时钟信号调谐到期望的输出。在一些实施例中，PLL电路可以另外将所识别的系数存储在PLL电路是其一部分的PLL电路、IC或电子设备的存储器中。然后可以在设备启动时取回并使用所标识的系数，而不是让PLL电路对其自身进行重新调谐。

PLL电路可以包括如图1所示的各种组件。具体地，图1描绘了根据各种实施例的示例性自调谐PLL电路100。通常，将理解，尽管在图1中以某些配置或位置描绘了某些元件，但是其他实施例可以包括更多或更少的元件，以不同顺序通信地耦合的元件等。作为一个示例，尽管某些元件，例如时间数字转换器(TDC)110和滤波器115被描述为使用单个描绘的线进行通信耦合，所以在一些实施例中，诸如TDC 110之类的某些元件可以通过诸如可能存在于总线中的多条导线与滤波器115耦合。另外，将理解的是，诸如逻辑、存储、无源元件(电阻器、电容器、电感器等)或其他元件之类的某些元件可能未在图1中明确地示出，但是仍可以存在于电路的实际实施例中。还应理解，为了本文的讨论，大体上描绘了元件之间的连接，而未描绘为直接耦合的某些元件(例如，锁相控制器125和分频器175、TDC控制器127和DCO控制器140等)。在其他实施例中可以存在其他变型。

PLL电路100可以包括时钟输入105，其可以提供可以被称为“REFCLK”的参考时钟信号。REFCLK可以是由晶体、数字源或某种其他类型的源提供的参考时钟信号。通常，PLL电路100的任务是将REFCLK的频率转换为一致的时钟信号(可以称为“DCOCLK”或“VCOCLK”。为了保持一致，此处将使用术语“DCOCLK”)。REFCLK可以被提供给TDC 110，其可以数字化从时钟输入105接收的脉冲与反馈时钟信号(FBCLK)180之间的相位差，如下面更详细地描述的，并且输出数字化的相位差的指示。

在一些实施方案中，TDC 110可以以特定的步长来操作，该步长可以在启动时通过向TDC 110提供测试信号并根据幅度、电压或其他一些因素来分析TDC 110的输出来识别。该步长可以被称为TDC 110的“分辨率”，并且可以由例如TDC控制器127识别，该TDC控制器127可以在下面更详细地讨论。

TDC 110可以与滤波器115通信地耦合。在一些实施例中，滤波器115可以被称为“环路滤波器”。通常，滤波器115可以包括逻辑、其他有源元件、无源元件等，其可以帮助确定PLL电路100的环路动态或稳定性。PLL电路100的稳定性可以指PLL电路100对REFCLK的改变或电路的其他改变做出响应的程度。滤波器115还可以限制在从TDC 110提供给PLL电路100的其他元件的信号中看到的变化或波纹量。在一些实施例中，滤波器115可以是低通滤波器，而在其他实施例中，滤波器115可以是带通或高通滤波器。滤波器115可以是例如一阶滤波器、二阶滤波器、三阶滤波器等。然而，为了在此进行讨论，将关于图1的特定实施例进行讨论。滤波器115是二阶滤波器。

滤波器115可以与PLL控制器133通信耦合。PLL控制器133可以包括多个模块，包括DCO控制器140、滤波器控制器123和TDC控制器127。DCO控制器140本身可以包括诸如锁频控制器120和锁相控制器125的模块。通常，所描绘的模块中的各个模块诸如PLL控制器133、DCO控制器140、滤波器控制器123、TDC控制器127、锁频控制器120，并且锁相控制器125可以被实现为硬件、软件、固件。通常，尽管各种控制器和元件彼此分开地描绘，但是在一些实施例中，某些控制器可以至少部分地在相同模块中实现，例如相同的硬件、软件、电路、固件等。

在各种实施例中，TDC控制器127可以被配置为向从TDC 110接收的信息或以其他方式控制TDC 110提供信息或命令。具体地，TDC控制器127可以向TDC 110提供测试脉冲(或有助于从PLL电路100内部或外部的信号源或信号源向TDC 110提供测试脉冲)。然后，TDC控制器127可以基于其对测试脉冲的响应来测量或以其他方式识别TDC 110的分辨率。

滤波器控制器123可以被配置为向从滤波器115接收的信息或以其他方式控制滤波器115提供信息或命令。具体地，在一些实施例中，滤波器控制器123可以被配置为向滤波器115标识或向滤波器115提供一个或多个系数。如下面将更详细描述的，在一些实施例中，系数可以基于诸如DCO 155的增益、TDC 110的分辨率或其他因素的方面。

在一些实施方案中，滤波器控制器123可以包括存储器或与存储器耦合(为了消除附图的混乱和冗余而未单独示出)。存储器可以是例如非易失性存储器(NVM)、诸如双倍数据速率(DDR)存储器、闪存或某种其他类型的存储器。存储器可以是PLL电路100或滤波器控制器123的元件，可以与滤波器控制器123或PLL电路100位于同一IC上，可以是PLL电路100是其部分的电子设备的元件，可以与电子设备通信耦合，或者可以与PLL电路100的一个或多个元件通信耦合。在一些实施例中，存储器可以被配置为永久地或临时地存储一个或多个系数以供滤波器115使用，或者可以通过诸如滤波器的TDC分辨率或DCO增益来导出滤波器系数。如上所述，出于多种原因，相同的PLL电路设计可能会在不同的晶片或不同的IC中执行不同的操作。通过将一个或多个参数或系数存储在存储器中，PLL控制器133(特别是滤波器控制器123)能够在启动时取回该PLL电路特有的参数，而不必每次都被强制迭代地标识这些参数。在一些实施例中，PLL控制器133(特别是滤波器控制器123)可以被配置为基于存储器中的查找表来识别一个或多个参数。因此，启动时间可能会大大缩短。

通常，PLL控制器133，特别是DCO控制器140，可以与DCO 155耦合。DCO155可以被配置为接受数字信号并将其转换为输出时钟信号DCOCLK。DCO控制器140可以包括可以控制DCO 155的操作的多个元件。

DCO控制器140可以包括锁频控制器120和锁相控制器125。如已经指出的，并且如将相对于图2和图3更详细地描述的，PLL电路100可以包括两个通用操作循环。一个处理回路可以被称为锁频环。锁频控制器120可以包括逻辑、无源元件、存储器、其他有源元件等，当根据锁频环来处理信号时，它们可以控制DCO 155或PLL电路100的某些其他元件的操作。通常，锁频环可以指的是初始操作模式，PLL电路100可以通过该初始操作模式自调谐各种参数，例如DCO增益。

另一个处理循环可以被称为锁相环。锁相控制器125可以包括逻辑、无源元件、存储器、其他有源元件等，当根据锁相环处理信号时，它们可以控制DCO 155或PLL电路100的某些其他元件的操作。通常，锁相环可以指代PLL电路100可以通过其自调谐各种参数(例如滤波器系数或TDC分辨率)的操作模式。锁相环还可以基于参考时钟信号输出时钟信号，以供PLL电路100作为其一部分的电子设备的另一元件使用。

通常，锁相控制器125或锁频控制器120可以被配置为处理或改变接收到的信号。例如，可以看出，在一些实施例中，锁相控制器125可以在信号路径中与TDC 110和滤波器115通信地耦合。相反，锁频控制器120可以被配置为直接从时钟输入105接收REFCLK，如图1所示。这样，锁频控制器120可以配置为处理原始REFCLK信号，而锁相控制器125可以配置为对由滤波器115滤波的数字信号进行操作。然而，将理解，在一些实施例中，锁频控制器120可以包括可以类似于TDC 110或滤波器115操作的元件。在其他实施例中，锁频控制器120可以从TDC 110、滤波器115或单独的TDC或过滤器接收信号。例如，PLL电路100可以包括两个TDC或两个滤波器115，它们在时钟输入105和DCO控制器140之间形成分开的信号路径。锁相环和锁频环的处理将在例如图2中更详细地描述。

DCO控制器140还可包括与锁频控制器120和锁相控制器125通信耦合的多路复用器130。多路复用器130可被配置为从锁频控制器120或锁相控制器125接收输入，并在线上将信号输出到二进制温度计温度计解码器135。二进制温度计温度计解码器135可以包括逻辑、无源元件、存储器、有源元件等，其被配置为根据诸如十进制数之类的另一系统将二进制数转换成表示数字的数字的分离的二进制数(例如，可以通过多路复用器130从锁频控制器120或锁相控制器125接收)。然后可以将单独的二进制数从DCO控制器140输出到DCO155。

DCO 155可以包括多个元件，例如精细的数模转换器(DAC)145、粗DAC 150和环形振荡器160。环形振荡器160可以包括多个反相器165。图1的环形振荡器160可以包括三个反相器165，并且可以被称为三级环形振荡器。应该理解，在其他实施例中，环形振荡器160可以具有比图1所示的更多或更少的反相器(例如，更多或更少的级)。

通常，精细DAC 145可以被配置为对从二进制温度计温度计解码器135接收到的信号进行微调。也就是说，精细DAC 145可以包括逻辑、无源元件、存储器、有源元件等，其可以以第一步长改变从DCO控制器140接收的信号。粗DAC 150可以包括逻辑、无源元件、存储器、有源元件等，其可以以大于第一步长的第二步长来改变从DCO控制器140接收的信号。通常，如将相对于图2更详细地讨论的，可以将信号输入到粗DAC 150以进行处理，直到DCO 155输出的信号在目标DCOCLK信号的预先确定的阈值内。一旦信号在该阈值内，则可以将信号输入到精细DAC以较小的步长进行处理，直到DCO 155输出在目标DCOCLK信号的第二个预先确定的阈值内的DCOCLK信号为止。例如，可以将该信号输入到粗DAC 150，直到该信号在目标DCOCLK信号的10％之内。然后可以将该信号输入到精细DAC 145，直到该信号在目标DCOCLK信号的1％之内。然而，将理解，在其他实施例中，这些范围或阈值可以基于诸如期望的精度、期望的调谐时间或其他因素之类的因素而变化。一旦DCOCLK信号在预先确定的阈值内，则可以将DCOCLK信号输出到时钟输出170，然后可以将其发送到IC或诸如处理器之类的电子设备的另一元件。在一些实施例中，可以在不同的操作或校准阶段期间使用不同的DAC145/150，如将参照图2更详细地描述的。具体地，在一些实施例中，粗DAC 150可以主要在锁频操作模式期间使用，而精细DAC 145可以主要在锁相操作模式期间使用。

DAC 145/150的输出可以输入到环形振荡器160。通常，环形振荡器160可以是其振荡频率由电压输入控制的电子振荡器。即，DAC 145/150可以基于从DCO控制器140接收的信号来产生电压，并且那些信号可以被输入到环形振荡器160。环形振荡器160又可以根据从DAC 145/150接收的电压产生振荡频率DCOCLK。

可以看出，可以将从DCO 155输出的DCOCLK信号输入回到DCO控制器140的锁频控制器120。通过这种方式，可以迭代地识别、调整PLL电路的一个或多个参数，或在锁频环中进行处理。可以由锁频环控制器120(或PLL控制器133的某些其他元件)调整或识别的一个特定参数可以是DCO 155的增益。具体地，DCO 155的增益可以指代参数或因数(例如，乘数因数)，可以通过增加DCO 155的信号以获得所需的DCOCLK输出。在一些实施例中，增益可以指增加DCO 155的幅度、频率或两者。

附加地或替代地，可以被识别或调整的另一个参数可以是TDC 110的分辨率。具体地，如前所述，可以通过向TDC 110提供测试脉冲(例如，由TDC控制器127)来识别TDC 110的分辨率，然后识别TDC的响应。

可以被识别的另一参数可以是例如由滤波器115使用的系数。具体地，滤波器控制器123可以基于DCO增益和TDC分辨率来识别由滤波器115使用的一个或多个系数。在一些实施例中，各种参数或系数(例如，DCO增益或滤波器系数)的标识可以以迭代的方式执行，其中可以标识初始系数或参数，然后迭代地更新，这将在下面更详细地描述。在一些实施例中，迭代可以作为锁频环、锁相环或两者的一部分来执行。

从图1中可以看出，从DCO 155输出的DCOCLK信号可以输入到分频器175。类似地，PLL控制器133(更具体地说，DCO控制器140)可以将信号185提供给分频器175。分频器175可以是反馈分频器，其被配置为基于从DCO 155提供的DCOCLK信号来识别FBCLK180。通常，DCOCLK信号的频率可以被认为是频率FBCLK信号的倍数，并且与因数x相关，使得DCOCLK＝x*FBCLK。在一些实施例中，x可以被称为乘法器选择(MSEL)。信号185可以提供MSEL的值或MSEL的推导值。FBCLK信号180然后可以被引入到TDC 110。

如上所述，PLL电路100可以迭代地改变PLL电路100所使用的参数。通过迭代地改变参数，可以调整由DCO 155产生的DCOCLK信号，直到它在目标DCOCLK信号的预先确定的阈值之内。另外，通过迭代地改变PLL电路100使用的参数，可以显着减小DCOCLK信号的抖动。

通常，可以如下识别或导出参数。具体地，可以基于以下来对PLL开环功能进行连续时间近似。具体地，可以表示开环增益的A(s)可以基于其中T_REF是参考时钟周期(例如，REFCLK的周期)，Δ_TDC是TDC 110的分辨率，而K_DCO是DCO 155的增益，如上所述。具体地，K_DCO可以是例如由锁频控制器120或如上所述的PLL控制器133的某些其他元件标识的增益。N可以类似于如上所述的因数x或MSEL，并且可以视为PLL时钟倍频比。1/s可能是频率到相位的拉普拉斯变换。H(s)可以是滤波器115的传递函数，并且可以基于其中参数b₀、b₁、b₂、a₁和a₂是二阶滤波器传递函数的系数。如所指出的，各种参数可以基于诸如DCO的增益、TDC的分辨率或其他参数之类的参数，或以其他方式从中得出。H(z)可以是H(s)的离散时间等效值。将理解，这些方程式旨在作为一个实施例的示例方程式，并且其他实施例可以使用与开环函数的近似、滤波器115的传递函数等有关的不同方程式。

图2描绘了根据各种实施例的自调谐PLL电路的示例时钟频率优化。具体地，图2描绘了曲线图200，其示出了时钟频率优化和PLL电路(例如PLL电路100)的自调谐，该PLL电路包括基于锁频操作模式和锁相操作模式的操作。x轴可以表示时间，而y轴可以表示可以由DCO(例如DCO 155)输出的输出DCOCLK信号的识别频率。

如上所述，时钟频率优化可以分两个阶段执行。第一级205可以指如上所述的在锁频操作模式期间执行的级。第二阶段210可以指如上所述的在锁相操作模式期间执行的阶段。

通常，如上所述，在205处的锁频环可以迭代地标识PLL电路100的一个或多个参数，例如DCO 155的增益。为了标识DCO增益，数字二进制搜索可用于调谐DCOCLK信号。粗DAC150可以迭代地处理所提供的信号以产生DCOCLK信号，该DCOCLK信号然后被反馈给PLL控制器133及其元件，例如锁频控制器120。锁频控制器120可以更新DCO 155的一个或多个参数(例如，DCO增益)，然后是DCO 155，尤其是粗DAC150，可以再次处理该信号。以这种方式，可以迭代地识别PLL电路100的各种参数，并且可以调谐PLL电路100的输出时钟信号。

如在图2中可以看到的，与随后的锁相级210中的变化相反，锁频级205可以进行多个相对较大的跳跃。如上所述，一旦DCO控制器140将DCOCLK识别为在目标DCOCLK值的预先确定的阈值内，然后PLL电路可以在210处切换到锁相操作模式。通常，使用锁频操作模式可以确保DCOCLK频率在预先确定的阈值之内，并且还可以在锁相期间限制REFCLK和FBCLK之间的最大频率过冲。

在锁相操作模式期间，PLL电路100，更具体地说，PLL控制器133或其元件可以进一步迭代地识别PLL电路100的一个或多个参数，例如滤波器系数。从图2中可以看出，锁相级210中的迭代调整的粒度可以比锁频级205中的调整的粒度大得多。在锁相级210期间，粗DAC 150可以保持在恒定值，但是在一些实施例中，如果细DAC达到饱和，则可以迭代粗DAC(例如，一步)以解决饱和。

图3描绘了与自调谐PLL电路的操作有关的示例技术。通常，图3意在描绘关于图1和图2在此描述的技术的非常高级的示例。应当理解，在一些实施例中，该技术可以包括比在此讨论的更多或更少的元件。还应理解，尽管某些元素被描绘为在该技术内顺序发生，但是在其他实施例中，诸如元素310和305之类的某些元素可以彼此同时执行，或者以与所描绘的顺序不同的顺序执行。在其他实施例中可以存在其他变型。

通常，可以通过诸如PLL控制器133之类的PLL电路100的元件及其元件来执行该技术。可以相对于图3的不同方面提供各种元件的示例；然而，应当理解，在其他实施例中，不同的元件可以附加地或替代地执行给定技术的一方面。例如，尽管将元件305描述为由锁频控制器120执行，但是在其他实施例中，元件305可以由PLL控制器133的另一元件附加地或替代地执行，该另一元件可以在图1中示出或可以在图1中未示出。在一些实施例中，PLL控制器133可以包括诸如DCO增益控制器之类的元件，或者一些其他元件。

该技术可以包括在305处识别与PLL电路的DCO的增益有关的第一参数。例如，该技术可以包括识别与PLL电路100的DCO 155的增益有关的参数。该参数可以是K_DCO，或者可以与K_DCO有关，并且可以由PLL控制器133的元件来识别，例如锁频控制器120。如上所述，在一些实施例中，可以基于诸如逐次逼近或二进制搜索之类的技术来迭代地执行对DCO 155的增益的识别。

该技术可以进一步包括在310处识别与PLL电路的TDC(例如，TDC 110)的分辨率有关的第二参数。该参数可以例如是或可以与例如如上所述的Δ_TDC有关。具体地，如上所述，TDC的分辨率的识别可以至少部分地由TDC控制器127基于向TDC 110提供测试脉冲来执行。

该技术可以进一步包括在315处识别与PLL电路的环路滤波器(例如，滤波器115)的滤波器系数有关的第三参数。该参数可以是或可以与上述关于H(z)描述的系数中的一个或多个相关，例如参数b₀、b₁、b₂、a₁、a₂等。如所指出的，参数的识别可以基于DCO增益和TDC分辨率。在一些实施方案中，系数的识别可以基于系数的迭代识别。在一些实施例中，系数的识别可以由例如PLL控制器133的元件诸如滤波器控制器123来执行。在一些实施例中，系数的识别可以基于例如通过查找表或某种其他数据结构从存储器中检索系数。

该技术可以进一步包括在320基于诸如REFCLK的参考时钟信号、第一参数、第二参数和第三参数输出诸如DCOCLK的时钟信号。

图4是根据各种实施例的晶片1500和管芯1502的顶视图，其可以包括一个或多个自调谐PLL电路，或者可以被包括在包括一个或多个自调谐PLL电路的IC封装中。晶片1500可以由半导体材料组成，并且可以包括一个或多个具有在晶片1500的表面上形成的IC结构的管芯1502。每个管芯1502可以是包括合适的IC的半导体产品的重复单元。在完成半导体产品的制造之后，晶片1500可以经历单片化工艺，其中管芯1502彼此分离以提供半导体产品的离散“芯片”。管芯1502可以包括一个或多个自调谐PLL电路、一个或多个晶体管或用于将电信号路由至晶体管的支持电路，或一些其他IC组件。在一些实施例中，晶片1500或管芯1502可以包括存储器件(例如，随机存取存储器(RAM)设备，例如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻性RAM(RRAM)设备、导电桥接RAM(CBRAM)设备等)、逻辑器件(例如，AND、OR、NAND、或NOR门)或任何其他合适的电路元件。这些装置中的多个装置可以组合在单个管芯1502上。例如，由多个存储设备形成的存储阵列可以与处理设备(例如，图6的处理设备1802)或配置为在存储设备中存储信息或执行存储在该存储阵列中的指令的其他逻辑形成在相同的管芯1502上。

图5是根据本文公开的任何实施方案的IC器件组件1700的侧视截面图，该器件可以包括一个或多个IC封装或其他包括一个或多个自调谐PLL电路的电子组件(例如，管芯)。IC器件组件1700包括布置在电路板1702(其可以是例如母板)上的多个组件。IC装置组件1700包括设置在电路板1702的第一面1740和电路板1702的相对的第二面1742上的组件；通常，组件可以设置在一个面1740和1742上或两个面上。

在一些实施方案中，电路板1702可以是包括多个金属层的印刷电路板(PCB)，该多个金属层通过介电材料层彼此分开并且通过导电通孔互连。可以以期望的电路图案形成任何一个或多个金属层以在耦合到电路板1702的组件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB基板。

图5所示的IC器件组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的中介层封装结构1736。耦合部件1716可以将内插式封装结构1736电和机械地耦合到电路板1702，并且可以包括焊球(如图5所示)、插座的凸形和凹形部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。

中介层封装结构1736可以包括通过耦合部件1718耦合到封装中介层1704的IC封装1720。耦合部件1718可以采用用于该应用的任何合适的形式，例如上面参考耦合部件1716讨论的形式。尽管在图5中示出了单个IC封装1720，但是可以将多个IC封装耦合到封装中介层1704；实际上，可以将附加中介层耦合到封装中介层1704。封装中介层1704可以提供用于桥接电路板1702和IC封装1720的居间基板。IC封装1720可以是或包括例如管芯(图4的管芯1502)、IC器件或任何其他合适的组件。通常，封装中介层1704可以将连接扩展到更宽的间距，或者将连接重新路由到不同的连接。例如，封装中介层1704可以将IC封装1720(例如，管芯)耦合到耦合组件1716的一组BGA导电触点，以耦合到电路板1702。在图5所示的实施例中，IC封装1720和电路板1702附接到封装插入件1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附接到封装插入物1704的同一侧。在一些实施方案中，三个或更多组件可以通过封装插入物1704互连。

在一些实施方案中，封装插入件1704可以形成为PCB，包括通过介电材料层彼此分隔并通过导电通孔互连的多个金属层。在一些实施方案中，封装插入件1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施方案中，封装中介层1704可以由替代的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗以及其他III-V族和IV族材料。封装中介层1704可以包括金属线1710和通孔1708，包括但不限于硅通孔(TSV)1706。封装中介层1704可以进一步包括嵌入式设备1714，包括无源和有源设备。这样的设备可以包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电(ESD)设备和存储设备。诸如射频设备、功率放大器、功率管理设备、天线、阵列、传感器和微机电系统(MEMS)设备之类的更复杂的设备也可以形成在封装内插器1704上。中介层封装结构1736可以采用本领域已知的任何中介层封装结构的形式。在一些实施方案中，封装中介层1704可以包括一个或多个自调谐PLL电路。

IC器件组件1700可以包括通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采取以上参考耦合部件1716所讨论的任何实施例的形式，IC封装1724可以采用以上参照IC封装1720所讨论的任何实施例的形式。

图5所示的IC器件组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的封装上封装结构1734。封装上封装结构1734可以包括IC封装1726和IC封装1732，二者通过耦合部件1730耦合在一起，使得IC封装件1726设置在电路板1702和IC封装件1732之间。耦合部件1728和1730可以采用上述耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采用上述IC封装1720的任何实施例的形式。可以根据本领域中已知的任何层叠封装结构来配置层叠封装结构1734。

图6是根据本文公开的任何实施例的示例性电子设备1800的框图，该示例性电子设备1800可以包括一个或多个自调谐PLL电路。例如，电气设备1800的组件中的任何合适的组件可以包括本文公开的IC设备组件1700、IC封装、IC设备或管芯1502中的一个或多个。在图6中示出了包括在电气设备1800中的许多组件，但是这些组件中的任何一个或多个可以被省略或重复，以适合于该应用。在一些实施例中，电气设备1800中包括的一些或全部组件可以被附接到一个或多个母板。在一些实施例中，将这些组件中的一些或全部制造到单个片上系统(SoC)芯片上。

另外，在各种实施例中，电气设备1800可以不包括图6所示的一个或多个组件，但是电气设备1800可以包括用于耦合至一个或多个组件的接口电路。例如，电气设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入或输出设备接口电路(例如，连接器和支持电路)，音频输入设备1824或音频输出设备1808可以耦合到该音频输入或输出设备接口电路。

电气设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。处理设备1802可以包括一个或多个数字信号处理器(DSP)，专用集成电路(ASIC)，中央处理单元(CPU)，图形处理单元(GPU)，密码处理器(在硬件内执行密码算法的专用处理器)，服务器处理器或任何其他合适的处理设备。电气设备1800可以包括存储器1804，其本身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态RAM(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施方案中，存储器1804可以包括与处理装置1802共享管芯的存储器。该存储器可以用作高速缓冲存储器，并且可以包括嵌入式DRAM(eDRAM)或自旋转移矩磁RAM(STT-MRAM)。

在一些实施方案中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置用于管理无线通信，以用于与电气设备1800之间的数据传输。术语“无线”及其派生词可用于描述电路，设备，系统，方法，技术，通信信道等，这些电路，设备，系统，方法，技术，通信信道等可以通过使用经过非固体介质的调制电磁辐射来传递数据。该术语并不意味着关联的设备不包含任何电线，尽管在某些实施例中它们可能不包含任何电线。

通信芯片1812可以实现多种无线标准或协议中的任何一种，包括但不限于包括电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正案)、长期演进(LTE)项目以及任何修订、更新和/或修订(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线访问(BWA)网络通常称为WiMAX网络，该缩写词代表“微波访问的全球互操作性”，它是通过IEEE802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络进行操作。通信芯片1812可以根据用于GSM演进(EDGE)，GSM EDGE无线接入网(GERAN)，通用陆地无线接入网(UTRAN)或演进的UTRAN(E-UTRAN)的增强数据来操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生类以及指定为3G、4G、5G及更高版本的任何其他无线协议来操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气设备1800可以包括天线1822，以促进无线通信和/或接收其他无线通信(例如，AM或FM无线电传输)。

在一些实施方案中，通信芯片1812可以管理诸如电、光或任何其他合适的通信协议(例如，以太网)的有线通信。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙的短距离无线通信，并且第二通信芯片1812可以专用于远程无线通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他。在一些实施方案中，第一通信芯片1812可以专用于无线通信，第二通信芯片1812可以专用于有线通信。

电气设备1800可包括电池/电源电路1814。电池/电源电路1814可包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备1800的组件耦合到与电气设备1800分开的能源的电路(例如交流电源)。

电气设备1800可包括显示设备1806(或相应的接口电路，如上所述)。显示设备1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。

电气设备1800可包括音频输出设备1808(或相应的接口电路，如上所述)。音频输出设备1808可以包括产生可听指示符的任何设备，例如扬声器、耳机或耳塞。

电气设备1800可以包括音频输入设备1824(或相应的接口电路，如上所述)。音频输入设备1824可以包括产生代表声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。

电气设备1800可以包括GPS设备1818(或相应的接口电路，如上所述)。GPS设备1818可以与基于卫星的系统通信并且可以接收电气设备1800的位置，如本领域中已知的。

电气设备1800可以包括其他输出设备1810(或相应的接口电路，如上所述)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发送器、或者另外的存储设备。

电气设备1800可包括其他输入设备1820(或相应的接口电路，如上所述)。其他输入设备1820的示例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、诸如鼠标之类的光标控制设备、手写笔、触摸板、条形码读取器、快速响应(QR)代码阅读器、任何传感器或射频识别(RFID)阅读器。

电气设备1800可以具有任何所需的外形尺寸，例如手持式或移动式电气设备(例如，手机、智能手机、移动互联网设备、音乐播放器、平板电脑、膝上型计算机、上网本计算机、超极本计算机、个人数字助理(PDA)、超移动个人计算机、等等)、台式电气设备、服务器设备或其他联网计算组件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴电子设备。在一些实施方案中，电气设备1800可以是任何其他处理数据的电子设备。

各种实施方案的例子

例子1包括一种通过锁相环(PLL)电路控制时钟信号的方法，其中该方法包括：通过所述PLL电路识别与所述PLL电路的数字振荡器(DCO)的增益有关的第一参数；通过所述PLL电路识别与所述PLL电路的时间数字转换器(TDC)的分辨率有关的第二参数；通过所述PLL电路识别与所述PLL电路的环路滤波器的滤波系数有关的第三参数；和通过所述PLL电路基于参考时钟信号、所述第一参数、所述第二参数和所述第三参数输出所述时钟信号。

例子2包括例子1的方法，其中通过所述PLL电路的锁频环执行所述第一参数的识别。

例子3包括例子1的方法，其中识别所述第二参数基于向所述TDC提供测试脉冲。

例子4包括例子1的方法，其中识别第三参数基于第一参数和第二参数。

例子5包括例子1-4中任一个的方法，其中该方法还包括通过所述PLL电路将所述第三参数存储在与所述PLL电路通信耦合的存储器中。

例子6包括例子1-4中任一个的方法，其中识别所述第三参数包括通过所述PLL电路识别与所述PLL电路通信耦合的存储器中的第三参数。

例子7包括例子1-4中任一个的方法，其中识别所述第三参数包括通过所述PLL电路基于查找表识别所述第三参数。

例子8包括例子1-4中任一个的方法，其中识别所述第一参数包括对所述第一参数的迭代识别。

例子9包括例子8的方法，其中迭代识别包括逐次逼近或二进制搜索。

例子10包括锁相环(PLL)电路，包括：时间数字转换器(TDC)，用于识别分频后的输出时钟和参考时钟信号；数字滤波器；数字控制振荡器(DCO)控制器，包括：锁频环控制器，用于识别所述PLL电路的DCO的增益；TDC控制器，用于识别TDC的分辨率；和滤波器控制器，用于基于DCO的增益和TDC的分辨率来识别所述数字滤波器的系数；和DCO，其中DCO基于所述参考时钟信号和所述系数提供输出时钟信号。

例子11包括例子10的PLL电路，其中所述输出时钟信号还基于DCO的增益和TDC的分辨率。

例子12包括例子10的PLL电路，其中所述锁频环控制器用于在识别TDC的分辨率之前识别DCO的增益。

例子13包括例子10-12中任一个的PLL电路，其中所述DCO的输出被输入到所述DCO控制器。

例子14包括例子13的PLL电路，其中所述DCO的输出被输入到所述DCO控制器，以迭代地识别DCO的增益。

例子15包括例子10-12中任一个的PLL电路，其中TDC用于基于分频后的输出时钟动态调整所述输出时钟信号的相位。

例子16包括例子10-12中任一个的PLL电路，其中所述数字滤波器是二阶数字滤波器。

例子17包括例子10-12中任一个的PLL电路，其中DCO包括粗数模转换器(DAC)和细DAC。

例子18包括电子设备，包括：参考时钟信号发生器，用于产生参考时钟信号；处理器，用于处理输出时钟信号；和锁相环(PLL)电路，包括：数字控制振荡器(DCO)控制器，用于基于所述PLL电路的DCO增益和所述PLL电路的时间数字转换器(TDC)的分辨率，识别所述PLL电路的数字滤波器的系数；和DCO，其中DCO用于基于所述参考时钟信号和所述系数输出所述输出时钟信号。

例子19包括例子18的电子设备，还包括与所述PLL电路通信耦合的存储器，其中所述DCO的增益、所述TDC的分辨率或所述系数基于所述存储器中的预存储值。

例子20包括例子18的电子设备，其中所述DCO控制器用于迭代识别所述DCO的增益。

例子21包括例子18-20中任一个的电子设备，其中所述数字滤波器是二阶数字滤波器。

例子22包括例子18-20中任一个的电子设备，其中所述PLL电路用于基于向TDC提供测试脉冲来识别所述TDC的分辨率。

各种实施例可以包括上述实施例的任何合适的组合，包括以结合形式(和)在上面描述的实施例的备选(或)实施例(例如，“和”可以是“和/或”)。此外，一些实施例可以包括具有存储在其上的指令的一个或多个制品(例如，非暂时性计算机可读介质)，所述指令在被执行时导致任何上述实施例的动作。而且，一些实施例可以包括具有用于执行上述实施例的各种操作的任何适当装置的设备或系统。

包括摘要中所描述的实施例的上述说明，并非旨在穷举或限制所公开的精确形式。尽管出于说明性目的在本文中描述了各种实施例或概念的特定实现和示例，但是如相关领域的技术人员将认识到的，各种等效修改是可能的。可以根据以上详细描述、摘要、附图或权利要求进行这些修改。