阅读说明：本技术 存储器件及其形成方法 (Memory device and forming method thereof ) 是由 张至扬 朱文定 于 2019-02-18 设计创作，主要内容包括：本发明的实施例提供了存储器件及其形成方法。本发明的各个实施例针对用于减小线路负载的存储器布局。在一些实施例中,存储器件包括：位单元阵列、第一导线、第二导线和多个导电桥。第一和第二导线可以例如是源极线或一些其它的导线。位单元阵列包括多个行和多个列,并且多个列包括第一列和第二列。第一导线沿着第一列延伸并且电连接至第一列中的位单元。第二导线沿着第二列延伸并且电连接至第二列中的位单元。导电桥从第一导线延伸至第二导线并且将第一导线和第二导线电连接在一起。(The embodiment provides memory devices and forming method thereof.Each embodiment of the invention is for the memory layout for reducing line load.In some embodiments, memory device includes: bit cell array, the first conducting wire, the second conducting wire and multiple conducting bridges.First and second conducting wires may, for example, be source electrode line or some other conducting wires.Bit cell array includes multiple rows and multiple column, and multiple column include first row and secondary series.First conducting wire extends along first row and is electrically connected to the bit location in first row.Second conducting wire extends along secondary series and is electrically connected to the bit location in secondary series.Conducting bridge extends to the second conducting wire from the first conducting wire and the first conducting wire and the second conducting wire is electrically connected.)

存储器件及其形成方法

技术领域

本发明的实施例总体涉及电子电路领域，更具体地，涉及存储器件及其形成方法。

背景技术

许多现代电子器件包括非易失性存储器。非易失性存储器是能够在断电的情况下存储数据的电子存储器。用于下一代非易失性存储器的一些有前景的候选者包括电阻式随机存取存储器(RRAM)。RRAM具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。

发明内容

根据本发明的一个方面，提供了一种存储器件，包括：位单元的阵列，包括多个行和多个列，其中，所述多个列包括第一列和第二列；第一导线，沿着所述第一列延伸，其中，所述第一导线电连接至所述阵列的所述第一列中的位单元；第二导线，沿着所述第二列延伸，其中，所述第二导线电连接至所述阵列的所述第二列中的位单元；以及多个导电桥，从所述第一导线延伸至所述第二导线，并且将所述第一导线和所述第二导线电连接在一起。

根据本发明的另一个方面，提供了一种用于形成存储器件的方法，所述方法包括：在衬底上形成存取器件的阵列，其中，所述存取器件的阵列包括多个行和多个列，并且其中，所述多个列以相邻列为一对来分组；在所述存取器件的阵列上方形成多条布线，其中，所述多条布线包括：多条源极线，包括第一源极线和第二源极线，其中，所述多条源极线的每条均专用于相邻列构成的一对，并且电连接至所述阵列的所述相邻列构成的一对中的存取器件；和多个桥部，在所述第一源极线和所述第二源极线之间延伸，并且将所述第一源极线和所述第二源极线电连接在一起；以及在所述多条布线上方形成存储器结构的阵列，其中，所述存储器结构分别通过所述多条布线电连接至所述存取器件。

根据本发明的又一个方面，提供了一种存储器件，包括：位单元的阵列，其中，所述阵列包括多个行和多个列，并且其中，所述多个列包括第一相邻列对和第二相邻列对；以及导电结构，电连接至所述阵列的所述第一相邻列对和所述第二相邻列对中的位单元，其中，所述导电结构具有梯形顶部布局，其中，所述梯形顶部布局的腿部分别沿着所述第一相邻列对和所述第二相邻列对伸长。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了具有用于减小线路负载的存储器件的一些实施例的框图。

图2A至图2H示出了具有不同的导电桥配置的图1的存储器件的各个实施例的框图。

图3A和图3B示出了图1和图2A至图2G的任何一个的存储器件中的位单元的各个实施例的框图。

图4A和图4B示出了分别具有图3A和图3B的位单元的图1的存储器件的各个实施例的框图。

图5A至图5C示出了图4B的存储器件部分的一些实施例的各个顶部布局。

图6示出了图5B的存储器件部分的一些可选实施例的顶部布局，其中，导电桥具有两行节距。

图7A至图7C示出了图5A至图5C的存储器件部分的一些实施例的各个截面图。

图8至图12示出了用于形成具有用于减小线路负载的布局的存储器件的方法的一些实施例的一系列截面图。

图13示出了图8至图12的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“且，为便于描述在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。

电阻式随机存取存储器(RRAM)存储器件包括一个或多个位单元存储体，其中，每个存储体均包括多个位单元。位单元布置为多个行和多个列，并且每个位单元均包括存取晶体管和RRAM结构。RRAM结构包括顶电极、底电极和夹在顶电极和底电极之间的金属氧化物元件。金属氧化物元件具有表示数据位的可变电阻。例如，金属氧化物元件的低电阻状态可以表示二进制“1”，而金属氧化物元件的高电阻状态可以表示二进制“0”。通过施加从顶电极至底电极的置位电压，金属氧化物元件可以改变为低电阻状态。通过从顶电极施加复位电压至底电极，金属氧化物元件可以改变为高电阻状态。存取晶体管经由底电极与RRAM结构串联电连接。

每个位单元存储体还包括多条字线、多条位线和多条源极线。每条字线均沿着相应行延伸并且与相应行中的存取晶体管的栅电极电连接。每条位线均沿着相应列延伸并且与相应列中的RRAM结构的顶电极电连接。每条源极线均沿着相应列延伸，并且经由相应列中的存取晶体管选择性地与相应列中的RRAM结构的底电极电连接。字线允许逐行地访问位单元，而源极线和位线允许将数据逐列地写入所访问的位单元或逐列地从所访问的位单元读取数据。

位单元存储体通常具有在128行和512行之间的行。然而，这导致长的源极线和位线，从而源极线和位线具有高负载。高负载可能进而导致源极线和位线上的高的最小读取电压和高的最小写入电压。读取电压和写入电压低于高的最小读取电压和高的最小写入电压导致从位单元读取和写入位单元时的不稳定性。此外，高的最小读取电压和高的最小写入电压可能进而导致高动态功耗。一种减轻长的源极线和位线影响的解决方案是使用较小的位单元存储体。例如，具有128行的一个大的位单元存储体可以用两个小的位单元存储体(每个均具有64行)替换。然而，增加位单元存储体的数量增加了位单元所使用的面积，这可能增加成本。

本申请的各个实施例针对用于减小线路负载的存储器布局。在一些实施例中，存储器件包括位单元阵列、第一导线、第二导线和多个导电桥。第一和第二导线可以例如是源极线或其它一些导线。位单元阵列包括多个行和多个列，并且多个列包括第一列和第二列。第一导线沿着第一列延伸并且电连接至第一列中的位单元。第二导线沿着第二列延伸并且电连接至第二列中的位单元。导电桥从第一导线延伸至第二导线并且将第一和第二导线电连接在一起。

通过将第一和第二导线电连接在一起，第一和第二导线限定复合线，复合线的有效宽度大于(例如，约两倍)第一或第二导线的单独宽度。增加的宽度进而减小了沿着复合线的电阻和负载，从而使得沿着复合线的电压降较低。由于低的电压降，最小读取和写入电压较低，并且动态功耗较低。此外，存储器件可以具有单个大的位单元存储体，而不是多个小的位单元存储体，由此存储器密度可能较高并且成本可能较低。

参照图1，提供了具有用于减小线路负载的存储器布局的存储器件的一些实施例的框图100。存储器件可以例如是RRAM存储器件、磁阻式随机存取存储器(MRAM)存储器件、铁电随机存取存储器(FeRAM)或一些其它合适类型的存储器件。存储器件包括多个位单元102。为了便于说明，仅一些位单元102标记为102。

位单元102为M列和N行以限定阵列104，其中，M和N是大于零的整数。为了清楚起见，列标记为C₁至C_M，并且行标记为R₁至R_N。此外，位单元102具有表示数据位的内部数据状态。在存储器件是RRAM存储器件的一些实施例中，位单元102具有单独的金属氧化物元件，单独的金属氧化物元件具有限定内部数据状态的可变电阻。例如，金属氧化物元件的低电阻状态可以表示二进制“1”，并且金属氧化物元件的高电阻状态可以表示二进制“0”，反之亦然。位单元102可以例如是单晶体管单电阻器(1T1R)位单元、双晶体管单电阻器(2T1R)位单元、单晶体管单电容器(1T1C)位单元、双晶体管单电容器(2T1C)位单元或一些其它合适类型的位单元。

字线组(未示出)有助于逐行地选择位单元102，而位线组106和源极线组108有助于逐列地从选择的位单元读取和/或逐列地写入选择的位单元。为了便于说明，仅一些位线106标记为106并且仅一些源极线108标记为108。位线106沿着阵列104的相应列从阵列104的第一侧横向延伸至阵列104的与第一侧相对的第二侧。此外，位线106与对相应列中的位单元电连接。为了清楚起见，位线106标记为BL₁至BL_M，其中，M是列数(见上文)。在一些实施例中，位线106以一一对应的关系对应于列。例如，位线BL₁可以对应于列C₁，位线BL₂可以对应于列C₂，位线BL₃可以对应于列C₃，等。

阵列104的各列按照相邻列被分组成各对，并且源极线108沿着相应的相邻列对从阵列104的第一侧横向延伸至阵列104的第二侧。此外，源极线108与相应的相邻列对中的位单元电连接。为了清楚起见，源极线108标记为SL₁至SL_X，其中，X是表示相邻列对的数量的整数。在一些实施例中，源极线108以一一对应的关系对应于相邻列对。例如，列C₁和列C₂可以配对并且可以对应于源极线SL₁，列C₃和列C₄可以配对并且可以对应于源极线SL₂，等。

多个导电桥110互连各源极线108以减小源极线108上的线路负载。导电桥110沿着列间隔开并且每个均将两条或多条源极线电连接在一起。通过将两条源极线电连接在一起，这两条源极线限定了复合源极线，复合源极线具有的有效宽度大于两条源极线的单独宽度(例如，约两倍)。增加的宽度进而减小了沿着复合源极线的电阻和负载，从而使得沿着复合源极线的电压降较低。由于低的电压降，最小读取和写入电压较低，并且动态功耗较低。此外，存储器件可以具有单个大的位单元存储体，而不是多个小的位单元存储体，由此存储器密度可能较高并且成本可能较低。

在一些实施例中，导电桥110沿着列均匀地间隔开和/或平行地横向伸长。在一些实施例中，导电桥110垂直于源极线108横向伸长和/或横穿源极线108伸长。在一些实施例中，源极线108按照相邻源极线被分组成各对，并且导电桥110电连接和/或电短路每对中相邻源极线。例如，源极线SL₁和源极线SL₂可以配对并且电连接在一起。在一些实施例中，导电桥110与源极线108集成和/或连续。在一些实施例中，导电桥110是或包括铜、铝铜、铝、一些其它合适的金属、一些其它合适的导电材料或上述的任何组合。

在一些实施例中，导电桥110、源极线108、位线106或上述的任何组合均由后段制程(BEOL)互连结构的金属层限定。例如，导电桥110和源极线108可以限定在BEOL互连结构的金属层1中，和/或位线106可以限定在BEOL互连结构的金属层3或4中。

参照图2A至图2H，提供了具有用于导线桥110的不同配置的图1的存储器件的各个实施例的框图200A至200H。图2A至图2F示出了具有至少6行和至少12列的存储器件，而图2G和图2H示出了具有至少4行和至少8列的存储器件。然而，这些尺寸不应解释为限制。在其它实施例中，图2A至图2F可以具有更多或更少的行和/或更多或更少的列。类似地，在其它实施例中，图2G和图2H可以具有更多或更少的行和/或更多或更少的列。

如图2A的框图200A示出的，源极线108被分组成非重叠的相邻对。例如，源极线SL₁和源极线SL₂可以被分组成相邻对。此外，导电桥110的每个均对应于一个相邻源极线对，并且每个导电桥均将该相应的相邻对中的源极线电连接在一起。在一些实施例中，导电桥110与相邻对之间的对应关系是多对一的。

同样由图2A的框图200A示出的，导电桥110沿着列均匀地间隔开并且具有一行节距。因此，在同一列中相邻的两个导电桥可以例如由单行的位单元分隔开。

同样如图2B的框图200B示出的，提供了图2A的变型，其中，导电桥110具有两行节距。因此，在同一列中相邻的两个导电桥可以例如由两行的位单元分隔开。

如图2C的框图200C示出的，提供了图2A的变型，其中，导电桥110具有三行节距。因此，在同一列中相邻的两个导电桥可以例如由三行位单元分隔开。尽管图2A至图2C示出了具有一行、两行和三行节距的导电桥110，但是其它节距是合适的。

如图2D的框图200D示出的，源极线108以三个分为一组，其中，这些组是非重叠的，并且每个组均包括三个相邻的源极线。例如，可以对源极线SL₁、源极线SL₂和源极线SL₃进行分组。此外，导电桥110的每个均对应于一个组，并且每个导电桥均电连接相应组中的源极线。在一些实施例中，导电桥110和该组之间的对应关系是多对一的。

同样如图2D的框图200D示出的，导电桥110沿着列均匀地间隔开并且具有一行节距。

如图2E的框图200E示出的，提供了图2D的变型，其中，导电桥110具有两行节距。尽管图2D和图2E示出了具有一行和两行节距的导电桥110，但是三行节距、四行节距和其它节距是合适的。

如图2F的框图200F示出的，源极线108以三个分为一组，其中，这些组是非重叠的，并且每个组均包括三个相邻的源极线。例如，可以对源极线SL₁、源极线SL₂和源极线SL₃进行分组。此外，导电桥110的每个均对应于一个组，并且每个导电桥110均电连接相应组中的两条源极线。在每个组中，用于该组的导电桥在电连接该组的前两条源极线和该组的后两条源极线之间交替。例如，在由源极线SL₁、源极线SL₂和源极线SL₃组成的组中，对应于该组的导电桥可以在电连接源极线SL₁和源极线SL₂以及电连接源极线SL₂和源极线SL₃之间交替。在一些实施例中，导电桥110和该组之间的对应关系是多对一的。

同样如图2F的框图200F示出的，导电桥110沿着列均匀地间隔开(尽管是交错的)并且具有一行节距。尽管图2F示出了具有一行节距的导电桥110，但是两行节距、三行节距和其它节距是合适的。

如图2G的框图200G示出的，源极线108被分组成对，从而使得这些对是非重叠的，并且每对的源极线均由单条源极线分隔开。例如，源极线SL₁和源极线SL₃可以配对，因为源极线SL₁、SL₃由源极线SL₂分隔开。又例如，源极线SL₂和源极线SL₄可以配对，因为源极线SL₂、SL₄由源极线SL₃分隔开。此外，导电桥110的每个均对应于一个源极线对，并且每个导电桥110均电连接相应对中的源极线。在一些实施例中，导电桥110和该对之间的对应关系是多对一的。

同样如图2G的框图200G示出的，导电桥110在相应列内均匀地间隔开一行节距。尽管图2G示出了具有一行节距的导电桥110，但是两行节距、三行节距和其它节距是合适的。

如图2H的框图200H示出的，源极线108以四个分为一组，其中，这些组是非重叠的，并且每个组均包括四条相邻的源极线。例如，可以对源极线SL₁、源极线SL₂、源极线SL₃和源极线SL₄进行分组。注意，仅示出了一个组。此外，导电桥110的每个均对应于一个组，并且每个导电桥110均电连接相应组中的两条源极线。在每个组中，用于该组的导电桥在电连接该组的第一和第三源极线以及该组的第二和第四源极线之间交替。例如，在由源极线SL₁、源极线SL₂、源极线SL₃和源极线SL₄组成的组中，该组中的导电桥可以在电连接源极线SL₁和源极线SL₃以及电连接源极线SL₂和源极线SL₄之间交替。在一些实施例中，导电桥110与该组之间的对应关系是多对一的。

同样如图2H的框图200H示出的，导电桥110沿着列均匀地间隔开(尽管是交错的)并且具有一行节距。尽管图2H示出了具有一行节距的导电桥110，但是两行节距、三行节距和其它节距是合适的。

参照图3A，提供了图1和图2A至图2H的任何一个中的位单元102的一些实施例的框图300A。位单元102包括存储器结构302和存取晶体管304。存储器结构302和存取晶体管304从位线BL串联电连接至源极线SL，并且存取晶体管304通过字线WL选通。存储器结构302被配置为存储数据位，并且可以例如是RRAM结构、MRAM结构或一些其它合适的存储器结构。存取晶体管304可以例如是金属氧化物半导体场效应晶体管(MOSFET)、一些其它合适的绝缘栅场效应晶体管(IGFET)或一些其它合适的晶体管。

参考图3B，提供了图3A的位单元102的一些可选实施例的框图300B，其中，位单元102还包括第二存取晶体管306。存取晶体管304(也称为第一存取晶体管304)和第二存取晶体管306并联从存储器结构302电连接至源极线SL。此外，第一存取晶体管304和第二存取晶体管306分别通过字线WL(也称为第一字线WL)和第二字线WL’选通。第二存取晶体管306可以例如是MOSFET、IGFET或一些其它合适的晶体管。

参照图4A和图4B，提供了分别具有图3A和图3B中的位单元102的实施例的图1的存储器件的各个实施例的框图400A、400B。还应注意，未在图4A和图4B中具体示出行R₃以改进图4A和图4B的紧凑性。

如图4A的框图400A示出的，每个位单元102如参照图3A示出和描述的。为了便于说明，仅一些位单元102标记为102。此外，仅针对一些位单元102标记存储器结构302和存取晶体管304。

字线组402有助于逐行地选择位单元102，而位线组106和源极线组108有助于逐列地从选择的位单元读取并且逐列地写入选择的位单元。为了便于说明，仅一些位线106标记为106，并且仅一些源极线108标记为108。字线402沿着阵列104的相应行横向延伸。此外，字线402与对相应列中的位单元电连接。为了清楚起见，字线402标记为WL₁至WL_N，其中，N是行数。在一些实施例中，字线402以一对一对应关系对应于行。例如，字线WL₁可以对应于行R₁，字线WL₂可以对应于行R₂，等。

如图4B的框图400B示出的，提供了图4A的变型，其中，每个位单元102如参照图3B示出和描述的。为了便于说明，仅针对一些位单元102标记存储器结构302、第一存取晶体管304和第二存取晶体管306。

字线组402(也称为第一字线组402)和第二字线组404有助于逐行地选择位单元102。第二字线404沿着阵列104的相应行横向延伸。此外，第二字线404与相应行中的位单元电连接。为了清楚起见，第二字线404标记为WL’₁至WL’_N，其中，N是行数。在一些实施例中，第二字线404以一一对应的关系对应于行。例如，第二字线WL’₁可以对应于行R₁，第二字线WL’₂可以对应于行R₂，等。

虽然图4A和图4B使用图1的存储器件示出了图3A和图3B中的位单元实施例，但是应该理解，在其它实施例中，可以在图2A至图2G的任何一个中使用位单元实施例。例如，图2A中的每个位单元102均可以如参照图3A或图3B示出的。又例如，图2E中的每个位单元102可以如参照图3A或图3B示出的。

参照图5A至图5C，提供了图4B的存储器件部分的一些实施例的各个顶部布局500A至500C。顶部布局500A至500C可以例如在图4B中的框BX内截取，但是其它位置是合适的。图5A的顶部布局500A限于前段制程(FEOL)中的部件和接触通孔，从而未示出布线和线间通孔。图5B和图5C的顶部布局500B、500C包括图5A的部件，并且还包括BEOL中的布线。

如图5A的顶部布局500A示出的，位单元102分别位于半导体衬底502的器件区域502d上。为了便于说明，仅标识一些位单元102。器件区域502d容纳图4B中的第一存取晶体管304和第二存取晶体管306的源极/漏极区域(未示出)，并且由隔离结构504分隔开和划分。器件区域502d和隔离结构504在Y方向上横向延伸。Y方向可以例如对应于位单元阵列104中的列。例如，见图4B中的列C₁至C₄。在一些实施例中，器件区域502d和隔离结构504是线形的和/或基本彼此平行。然而，其它形状是合适的。半导体衬底502可以例如是块状硅衬底、一些其它合适的块状半导体衬底、绝缘体上硅(SOI)衬底或一些其它合适的半导体衬底。隔离结构504可以例如是浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构或一些其它合适的隔离结构。

第一字线402和第二字线404在X方向上横跨器件区域502d和隔离结构504横向延伸。X方向可以例如对应于位单元阵列104中的行。例如，见图4B中的行R₁至R_N。在一些实施例中，第一字线402和第二字线404是线形的和/或基本彼此平行。然而，其它形状是合适的。第一字线402限定图4B中的第一存取晶体管304的栅电极，并且第二字线404限定图4B中的第二存取晶体管306的栅电极。第一字线402和第二字线404可以例如是或包括掺杂的多晶硅、金属、一些其它合适的导电材料或上述的任何组合。

当在截面中观察时，接触通孔506位于器件区域502d上，并且将位单元102的组件电连接至上面的结构。为了便于说明，仅一些接触通孔506标记为506。这样的组件可以例如包括图4B中的第一存取晶体管304(未示出)和图4B中的第二存取晶体管306(未示出)。接触通孔506可以例如是或包括钨、一些其它合适的金属或导电材料或上述的任何组合。

如图5B的顶部布局500B示出的，包括图5A的部件以及多条下层级线508。为了便于说明，仅一些下层级线508标记为508。当在截面中观察时，下层级线508在半导体衬底502之上具有相同的高度，并且邻接或者与接触通孔506(见图5A)相邻。例如，下层级线508可以对应于BEOL互连结构中的金属1。下层级线508包括复合源极线508a，复合源极线508a包括源极线108和导电桥110。复合源极线508a具有梯形布局，其中，梯形布局的腿部和梯形布局的梯级分别由源极线108和导电桥110限定。然而，在其它实施例中，其它布局是合适的。

源极线108分别在隔离结构504(见图5A)上在Y方向上横向延伸，并且导电桥110在X方向上横向延伸。在一些实施例中，源极线108是线形的和/或基本彼此平行。类似地，在一些实施例中，导电桥110是线形的和/或基本彼此平行。然而，对于源极线108和/或导电桥110的其它形状是合适的。在一些实施例中，导电桥110在Y方向上均匀地间隔开。源极线108通过接触通孔506(见图5A)电连接至图4B中的第一存取晶体管304和第二存取晶体管306(未示出)。

如上所述，导电桥110的每个均将两条或多条源极线电连接在一起以减小源极线上的线路负载。通过将两条源极线电连接在一起，两条源极线限定了复合源极线，复合源极线的有效宽度大于(例如，约两倍)两条源极线的单独宽度。增加的宽度进而减小了沿着复合源极线的电阻和负载，从而使得沿着复合源极线的电压降较低。由于低的电压降，最小读取和写入电压较低，并且动态功耗较低。

下层级线508还包括下层级岛部508b。为了便于说明，仅一些下层级岛部508b标记为508b。与源极线108类似，下层级岛部508b通过接触通孔506(见图5A)电连接至图4B中的第一存取晶体管304和第二存取晶体管306(未示出)。如下所示，下层级岛部508b用作形成存储器结构(未示出)的基底，并且存储器结构通过该基底电连接至图4B中的第一存取晶体管304和第二存取晶体管306。

如图5C的顶部布局500C示出的，包括图5B的部件以及多条上层级线510。当在截面中观察时，上层级线510在半导体衬底502之上具有相同的高度并且位于下层级线508上面。上层级线510可以例如对应于BEOL互连结构中的金属3或金属4。上层级线510包括位线106。当在截面中观察时，位线106分别位于图4B中的存储器结构302(未示出)上面并且电连接至存储器结构302(未示出)。此外，位线106在Y方向上横向延伸。在一些实施例中，位线106是线形的和/或基本彼此平行。然而，对于位线106的其它形状是合适的。

虽然在截面中观察时导电桥110和源极线108示出为处于半导体衬底502之上的相同高度，但是在截面中观察时导电桥110和源极线108可以可选地处于不同的高度。例如，导电桥110可以在BEOL互连结构的金属2处，并且源极线108可以在BEOL互连结构的金属1处，反之亦然。此外，虽然使用图3B中的实施例示出了位单元102，但是位单元102可以通过至少去除第二字线404来可选地使用图3A中的实施例。此外，虽然使用图4B中的导电桥配置示出了导电桥110，但是导电桥110可以可选地使用图1、图2A至图2H以及图4A的任何一个中的导电桥配置。

参照图6，提供了图5B的存储器件部分的一些可选实施例的顶部布局600，其中，导电桥110具有两行节距而不是一行节距。因此，在同一列中相邻的两个导电桥可以例如由两行位单元分隔开。将图2A(具有一行节距)与图2B(具有两行节距)进行比较。对于导电桥110具有两行或多行的节距放宽了下层级岛508b的设计限制，并且允许下层级岛部508b具有大于一行节距。

参照图7A至图7C，提供了图5A至图5C的存储器件部分的一些实施例的截面图700A至700C。截面图700A至700C可以例如分别沿着图5A至图5C中的线A至C截取。

如图7A的截面图700A示出的，第一存取晶体管304和第二存取晶体管306位于半导体衬底502上。第一存取晶体管304和第二存取晶体管306包括单独的源极/漏极区域702i和共享源极/漏极区域702s。单独的源极/漏极区域702i和共享源极/漏极区域702s位于半导体衬底502中并且具有相同的掺杂类型，这与邻接的半导体衬底502的部分的掺杂类型不同。此外，共享源极/漏极区域702s位于单独的源极/漏极区域702i之间。

第一字线402和第二字线404分别限定第一存取晶体管304和第二存取晶体管306的栅电极。因此，当第一字线402适当地偏置时，半导体衬底502的位于第一字线402正下方的部分可以从共享源极/漏极区域702s至相应的一个源极/漏极区域702i导通。类似地，当第二字线404适当地偏置时，半导体衬底502的位于第二字线404正下方的部分可以从共享源极/漏极区域702s至相应的一个单独的源极/漏极区域702i导通。第一字线402和第二字线404通过相应的字线介电层704与半导体衬底502间隔开，并且可以是或包括例如掺杂的多晶硅、金属、其它一些合适的导电材料或上述的组合。字线介电层704可以例如是氧化硅和/或一些其它合适的电介质。

互连结构706位于第一存取晶体管304和第二存取晶体管306上面。互连结构706包括互连介电层708，并且还包括多个通孔和多条布线。互连介电层708可以例如是或包括氧化硅、低k电介质、一些其它合适的电介质或上述的任何组合。低k电介质可以是例如介电常数k小于约3.9、3、2或1的电介质。多个通孔包括接触通孔506和线间通孔710。多条布线包括复合源极线508a、下层级岛部508b、中间层级岛部712和位线106。

复合源极线508a和下层级岛部508b位于半导体衬底502之上的第一高度处。复合源极线508a包括导电桥110，并且可以例如具有梯形顶部布局，其中，梯形的梯级由导电桥110限定。图5B中为梯形顶部布局的实例。尽管复合源极线508a可以具有梯形顶部布局，但是其它顶部布局是合适的。下层级岛部508b位于共享源极/漏极区域702s上面并且通过接触通孔506电连接至共享源极/漏极区域702s。中间层级岛部712位于半导体衬底502之上的第二高度处并且第二高度大于第一高度。此外，中间层级岛部712位于下层级岛部508b上面并且通过线间通孔710电连接至下层级岛部508b。位线106位于半导体衬底502之上的第三高度处并且第三高度大于第二高度。

通孔和布线交替地堆叠在互连介电层708中以限定导电路径。接触通孔506、线间通孔710、下层级岛部508b和中间层级岛部712限定了从共享源极/漏极区域702s至存储器结构302的导电路径。此外，位线106限定了从存储器结构302至***存储器件的导电路径。如上所述，存储器结构302被配置为存储数据位，并且可以例如是RRAM结构、MRAM结构或其它一些合适的存储器结构。

如图7B的截面图700B示出的，复合源极线508a还包括通过额外的接触通孔506电连接至单独的源极/漏极区域702i的源极线108。在复合源极线508a具有梯形顶部布局的实施例中，梯形形状的腿部可以由源极线108限定。如上所述，即使复合源极线508a可以具有梯形顶部布局，但其它顶部布局也是合适的。

如图7C的截面图700C示出的，共享源极/漏极区域702s夹置在一对隔离结构504之间。此外，接触通孔506、下层级岛部508b、线间通孔710和中间层级岛部712限定从共享源极/漏极区域702s至存储器结构302的导电路径。

虽然图7A至图7C的截面图700A至700C示出为使用图4B中的存储器件的实施例，但是应该理解，截面图700A至700C可以使用存储器件的其它实施例。例如，截面图700A至700C可以使用去除第二字线404和第二存取晶体管306的图4A中的存储器件的实施例。

参照图8至图12，提供了用于形成具有用于减小线路负载的布局的存储器件的方法的一些实施例的一系列截面图800至1200。该方法可以例如用于形成图1、图2A至图2H、图4A、图4B、图5A至图5C、图6和图7A至图7C的任何一个中的存储器件。然而，使用图7A中的存储器件的一些实施例来说明该方法。因此，截面图800至1200可以例如沿着图5A至图5C的任何一个中的线A截取。如上所述，图5A至图5C可以例如在图4B中的框BX内截取。

如图8的截面图800示出的，在半导体衬底502上形成第一存取晶体管304和第二存取晶体管306。第一存取晶体管304和第二存取晶体管306包括单独的源极/漏极区域702i和共享源极/漏极区域702s。单独的源极/漏极区域702i和共享源极/漏极区域702s位于半导体衬底502中，其中，共享源极/漏极区域702s位于单独的源极/漏极区域702i之间。第一存取晶体管304和第二存取晶体管306还包括栅电极和栅极介电层。栅电极分别由第一字线402和第二字线404限定，并且栅极介电层分别由字线介电层704限定。字线介电层704的每个均位于半导体衬底502上面，且横向位于共享源极/漏极区域702s和相应的一个单独的源极/漏极区域702i之间。此外，第一字线402和第二字线404分别位于字线介电层704上面。

在一些实施例中，用于形成第一存取晶体管304和第二存取晶体管306的工艺包括：1)在半导体衬底502上形成第一字线402和第二字线404以及字线介电层704；以及2)随后形成单独的源极/漏极区域702i和共享源极/漏极区域702s。

在一些实施例中，形成第一字线402和第二字线404以及字线介电层704的工艺包括：1)沉积覆盖半导体衬底502的介电层；2)沉积覆盖介电层的导电层；以及3)将介电层和导电层分别图案化成字线介电层704以及第一字线402和第二字线404。介电层的沉积可以例如通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、一些其它合适的沉积工艺或上述的任何组合来实施。导电层的沉积可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的沉积工艺或上述的任何组合来实施。图案化可以例如包括光刻/蚀刻工艺和/或一些其它合适的图案化工艺。

在一些实施例中，单独的源极/漏极区域702i和共享源极/漏极区域702s的形成包括离子注入，其中，利用位于适当位置的第一字线402和第二字线404将掺杂剂注入至半导体衬底502中。在一些实施例中，第一字线402和第二字线404或第一字线402和第二字线404上的硬掩模(未示出)用作离子注入期间的掩模。在可选实施例中，实施一些其它掺杂工艺以形成单独的源极/漏极区域702i和共享源极/漏极区域702s。

如图9的截面图900示出的，在第一存取晶体管304和第二存取晶体管306上部分地形成互连结构706。互连结构706包括互连介电层708、接触通孔506和多条下层级线508。互连介电层708包括层间介电(ILD)层708ild，并且还包括位于ILD层708ild上面的金属间介电(IMD)层708imd。接触通孔506位于ILD层708ild中并且穿过ILD层708ild延伸至共享源极/漏极区域702s。多条下层级线508位于IMD层708imd中，并且包括复合源极线508a和下层级岛部508b。注意，复合源极线508a在截面图900内不是完全可见的。对于更完整的视图，见图5B的顶部布局500B。

下层级岛部508b位于共享源极/漏极区域702s上面并且通过接触通孔506电连接至共享源极/漏极区域702s。复合源极线508a包括导电桥110和源极线108(未示出)。源极线108在截面图900外部并且通过导电桥110电连接在一起。第一条源极线108通过额外的接触通孔(未示出)电连接至截面图900外部的单独的源极/漏极区域702i。见沿着图5A至图5C中的线B的两个接触通孔506。第二条源极线108通过额外的接触通孔(未示出)电连接至截面图900外部的另一位单元的单独的源极/漏极区域(未示出)。通过将源极线108电连接在一起，复合源极线508a的有效宽度大于源极线108的单独宽度，由此复合源极线508a的电阻小于源极线108的单独电阻。这减小了线路负载并且改进了电源效率。

在一些实施例中，用于部分地形成互连结构706的工艺包括：1)沉积ILD层708ild；2)在ILD层708ild中形成接触通孔506；3)沉积IMD层708imd；以及4)在IMD层708imd中形成多条下层级线508。ILD层708ild和IMD层708imd的沉积可以例如通过CVD、PVD、其它一些合适的沉积工艺或上述的任何组合来实施。接触通孔506的形成和下层级线508的形成可以例如通过单镶嵌工艺或一些其它合适的工艺来实施。单镶嵌工艺包括：1)图案化介电层(例如，ILD层708ild或IMD层708imd)以形成具有待形成的导电部件的布局的开口(例如，接触通孔506或多条下层级线508)；2)沉积填充开口并且覆盖介电层的导电层；以及3)对导电层实施平坦化直至到达介电层。图案化可以例如通过光刻/蚀刻工艺或一些其它合适的图案化工艺来实施。导电层的沉积可以例如通过CVD、PVD、化学镀、电镀、其它一些合适的沉积工艺或上述的任何组合来实施。平坦化可以例如通过化学机械抛光(CMP)或一些其它合适的平坦化工艺来实施。

如图10的截面图1000示出的，互连结构706扩展为包括额外的IMD层708imd、中间层级岛部712和线间通孔710。额外的IMD层708imd位于多条下层级线508上面并且容纳中间层级岛部712和线间通孔710。中间层级岛部712位于下层级岛部508b上面并且通过线间通孔710电连接至下层级岛部508b。

在一些实施例中，用于扩展互连结构706的工艺包括：1)沉积额外的IMD层708imd；2)图案化额外的IMD层708imd，以形成具有用于中间层级岛部712和线间通孔710的布局的开口；3)沉积填充开口并且覆盖额外的IMD层708imd的导电层；以及4)对导电层实施平坦化，直至到达额外的IMD层708imd。图案化可以例如通过一系列单独的图案化工艺来实施，每个图案化工艺均是光刻/蚀刻工艺或一些其它合适的图案化工艺。导电层的沉积可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的沉积工艺或上述的任何组合来实施。平坦化可以例如通过CMP或一些其它合适的平坦化工艺来实施。

虽然未示出，但是在其它实施例中可以省略互连结构706的扩展，从而省略额外的IMD层708imd、中间层级岛部712和线间通孔710。此外，互连结构706的扩展可以在其它实施例中重复一次或多次，从而使得额外的IMD层708imd、中间层级岛部712和线间通孔710重复一次或多次。

如图11的截面图1100示出的，在互连结构706上形成存储器结构302。存储器结构302位于共享源极/漏极区域702s上面并且通过互连结构706电连接至共享源极/漏极区域702s。存储器结构302可以例如是RRAM结构、MRAM结构或一些其它合适的存储器结构。

在一些实施例中，用于形成存储器结构302的工艺包括：1)实施一系列沉积以形成包括底电极层、数据存储层和顶电极层的存储器膜；以及2)将存储器膜图案化成存储器结构302。底电极层和顶电极层的沉积可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的沉积工艺或上述的任何组合来实施。数据存储层的沉积可以例如通过CVD、PVD、一些其它合适的沉积工艺或上述的任何组合来实施。图案化可以例如通过光刻/蚀刻工艺或一些其它合适的沉积工艺来实施。

如图12的截面图1200示出的，互连结构706在存储器结构302周围扩展，由此形成额外的IMD层708imd和位线106。额外的IMD层708imd围绕存储器结构302，并且位线106位于额外的IMD层708imd上面。此外，位线106电连接至存储器结构302。

在一些实施例中，用于扩展互连结构706的工艺包括：1)沉积额外的IMD层708imd；2)将额外的IMD层708imd图案化为具有位线106的布局的开口；3)沉积填充开口并且覆盖额外的IMD层708imd的导电层；以及4)对导电层实施平坦化，直至到达介电层。图案化可以例如通过光刻/蚀刻工艺或一些其它合适的图案化工艺来实施。导电层的沉积可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的沉积工艺或上述的任何组合来实施。平坦化可以例如通过CMP或一些其它合适的平坦化工艺来实施。

虽然图8至图12的截面图800至1200参照方法描述，但是应该理解，图8至图12中示出的结构不限于该方法并且可以没有方法而单独存在。此外，虽然图8至图12描述为一系列步骤，但是应该理解，这些步骤不是限制性的，因为在其它实施例中，可以改变步骤的顺序，并且公开的方法也适用于其它结构。在其它实施例中，可以整体或部分地省略所示出和/或描述的一些步骤。

参照图13，提供了图8至图12的方法的一些实施例的流程图1300。该方法可以例如用于形成存储器布局。

在步骤1302中，在衬底上形成存取晶体管阵列，其中，存取晶体管为多个行和多个列，并且其中这些列以相邻列为一对来分组。例如，见图4B、图5A和图8。

在步骤1304中，在衬底之上形成多条下层级线，其中，下层级线在衬底之上具有相同的高度并且包括多条源极线、多个桥部和多个岛部。例如，见图4B、图5B和图9。

在步骤1304a中，多条下层级线的形成包括形成多条源极线，其中，每条源极线均专属于(individual to)一个相邻列对并且电连接至该单独对中的存取晶体管的源极。

在步骤1304b中，多条下层级线的形成包括形成多个桥部，其中，这些桥部将相邻的源极线电连接在一起。通过将相邻的源极线电连接在一起，复合源极线形成的有效宽度大于源极线的单独宽度，并且与源极线相比还具有减小的电阻。减小的电阻减小了复合源极线的负载，减小了沿着复合源极线的电压降，减小了最小读取和写入电压，并且减小了动态功耗。因此，由该方法产生的存储器件可以具有单个大的位单元存储体，而不是多个小的位单元存储体，这增大了存储器密度并且减小了成本。

在步骤1304c中，多条下层级线的形成包括形成多个岛部，其中，每个岛部均位于单独的一个存取晶体管上面并且电连接至该单独的一个存取晶体管的漏极。

在步骤1306中，形成多个存储器结构，其中，存储器结构分别位于岛部上面并且电连接至岛部。例如，见图4B、图10和图11。

在步骤1308中，在存储器结构之上形成多条上层级线，其中，上层级线在衬底之上具有相同的高度并且包括多条位线，并且其中，位线分别位于存储器结构上面并且电连接至存储器结构。例如，见图4B、图5C和图12。

虽然图13的流程图1300在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

在一些实施例中，本申请提供了存储器件，包括：包括多个行和多个列的位单元阵列，其中，多个列包括第一列和第二列；沿着第一列延伸的第一导线，其中，第一导线电连接至阵列的第一列中的位单元；沿着第二列延伸的第二导线，其中，第二导线电连接至阵列的第二列中的位单元；以及多个导电桥，从第一导线延伸至第二导线，并且将第一导线和第二导线电连接在一起。在一些实施例中，多个列还包括第三列和第四列，其中，第一导线沿着第三列延伸并且电连接至阵列的第三列中的位单元，并且其中，第二导线沿着第四列延伸并且电连接至阵列的第四列中的位单元。在一些实施例中，导电桥沿着第一列均匀地间隔开。在一些实施例中，导电桥是线形的并且横穿第一和第二导线平行延伸。在一些实施例中，多个导电桥包括第一导电桥和第二导电桥，并且其中，第一和第二导电桥邻接并且沿着第一列通过阵列的两行分隔开。在一些实施例中，多个列还包括第三列，其中，存储器件还包括第三导线，第三导线沿着第三列延伸并且电连接至阵列的第三列中的位单元，并且其中，导电桥从第一列延伸至第二列，并且从第二列延伸至第三列。在一些实施例中，多个列还包括第三列，其中，导电桥在第一和第二导线之间延伸，分别在第一和第二导线处开始和结束；其中，存储器件还包括：第三导线，沿着第三列延伸并且电连接至阵列的第三列中的位单元；以及多个第二导电桥，在第二和第三导线之间延伸，分别在第二和第三导线处开始和结束，其中，导电桥和第二导电桥彼此间隔开并且沿着第二导线交替。在一些实施例中，阵列的位单元是2T1R RRAM单元。在一些实施例中，阵列的位单元是1T1R RRAM单元。

在一些实施例中，本申请提供了用于形成存储器件的方法，该方法包括：在衬底上形成存取器件阵列，其中，存取器件阵列包括多个行和多个列，并且其中，列被分组成相邻列对；在存取器件阵列上方形成多条布线，其中，多条布线包括：多条源极线，包括第一源极线和第二源极线，其中，每条源极线均对于一个相邻列对是独立的，并且电连接至阵列的单独的相邻列对中的存取器件；以及多个桥部，在第一和第二源极线之间延伸，并且将第一和第二源极线电连接在一起；以及在多条布线上方形成存储器结构阵列，其中，存储器结构分别通过布线电连接至存取器件。在一些实施例中，布线在衬底之上具有相同的高度，并且其中，第一源极线、第二源极线和多个桥部集成在一起。在一些实施例中，形成多条布线包括：在存取器件上方沉积介电层；图案化介电层以形成具有布线的布局的开口；沉积填充开口并且覆盖介电层的导电层；以及对导电层实施平坦化直至到达介电层。在一些实施例中，第一和第二源极线相邻而没有***源极线。在一些实施例中，桥部形成有分别在第一和第二源极线处开始和结束的线形顶部布局。在一些实施例中，该方法还包括：在存储器结构阵列上方形成多条第二布线，其中，多条第二布线包括位于第一和第二源极线之间的位线，并且其中，位线对于一个列是独立的，并且电连接至单独的列上面的存储器结构。

在一些实施例中，本申请提供了另一存储器件，包括：位单元阵列，其中，阵列包括多个行和多个列，并且其中，多个列包括第一相邻列对和第二相邻列对；以及导电结构，电连接至阵列的第一相邻列对和第二相邻列对中的位单元，其中，导电结构具有梯形顶部布局，其中，梯形顶部布局的腿部分别沿着第一相邻列对和第二相邻列对伸长。在一些实施例中，阵列的位单元包括单独的存取晶体管，其中，导电结构电连接至第一和第二相邻列对的每列中的存取晶体管的第一源极/漏极区域。在一些实施例中，该阵列的位单元包括单独的存储器结构，其中，存储器结构分别位于存取晶体管的第二源极/漏极区域上面并且电连接至存取晶体管的第二源极/漏极区域。在一些实施例中，梯形顶部布局的梯级具有两行节距并且横穿阵列的列伸长。在一些实施例中，多个列包括第三相邻列对，并且其中，第一相邻列对和第二相邻列对由第三相邻列对分隔开。上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。