阅读说明：本技术 接收器及其共模电压校准方法 (Receiver and its common-mode voltage adjustments method ) 是由 林铭崎 于 2018-07-10 设计创作，主要内容包括：本发明提供一种接收器及其共模电压校准方法。所述接收器包括感测电路、相位比较器以及自校准电路。相位比较器在测试期间比较这些感测电路的多个输出端的多个锁存结果的相位关系,而产生相位比较结果。在测试期间,自校准电路提供相同差动信号给这些感测电路的输入端,以及将这些感测电路的输入端的共模电平设定为互不相同。自校准电路依据所述相位比较结果来决定经校准共模电平。自校准电路在正常操作期间将这些感测电路的输入端的共模电平设定为此经校准共模电平。(The present invention provides a kind of receiver and its common-mode voltage adjustments method.The receiver includes sensing circuit, phase comparator and self-calibration circuit.Phase comparator compares the phase relation of multiple latch results of multiple output ends of these sensing circuits dduring test, and generates phase comparison result.Dduring test, self-calibration circuit provides identical differential wave and is set as different to the input terminal of these sensing circuits, and by the common mode electrical level of the input terminal of these sensing circuits.Self-calibration circuit determines calibrated common mode electrical level according to the phase comparison result.The common mode electrical level of the input terminal of these sensing circuits is set calibrated common mode electrical level thus in the normal operation period by self-calibration circuit.)

接收器及其共模电压校准方法

技术领域

本发明涉及一种电子装置，且特别涉及一种接收器及其共模电压校准方法。

背景技术

在信号传输的过程中，传输通道中的信号会有相当的损失。因此，在传送器(transmitter)和/或接收器(receiver)会设置用于补偿损失的均衡器(equalizer)电路。例如，图1是说明信号传输系统的电路方块示意图。在图1所示情境中，传送器110所输出的差动信号通过传输通道120而被传送至接收器130。在信号传输的过程中，传输通道120中的信号会有相当的损失。例如图1所示传输通道120中的增益G与频率f的特性曲线，其绘示了传输通道120中的信号增益G随着频率f的增加而减少。

一般而言，信号经过传输通道120之后，信号强度可能会衰减。信号强度太小会造成噪声扰动(jitter)太大，进而会造成传输的误码率增加，影响通信质量。因此，用于补偿损失的均衡器112可以被设置在传送器110，以将传送器核心电路111所输出的差动信号增益其高频部分。相似地，用于补偿损失的均衡器131可以被设置在接收器130，以将来自于传输通道120的差动信号增益其高频部分，并将均衡后的差动信号传输至接收器核心电路132。一般而言，接收器核心电路132可能包括切分器(slicer)。

均衡器131可以是决策反馈均衡器(decision feedback equalizer，DFE)或是其他均衡器。均衡器131与接收器核心电路132具有为数不等的感测电路(例如感测放大器，sense amplifier)。这些感测电路可以锁存与增益其输入端的差动信号，以及将经锁存结果输出给下一级电路。一般而言，这些感测电路的锁存速度受到工艺、温度等因素所影响。所述锁存速度可以被定义为，从时钟触发的时间点至产生锁存结果的时间点的延迟时间。所述延迟时间越小，表示感测电路的锁存速度越快。在高速传输的应用需求中，感测电路的锁存速度越快越好。

发明内容

本发明提供一种接收器及其共模电压校准方法，用以加速感测电路的锁存速度。

本发明的实施例提供一种接收器。所述接收器包括多个感测电路、一个相位比较器以及一个自校准电路。相位比较器耦接至这些感测电路的多个输出端，以接收多个锁存结果。相位比较器在测试期间比较这些锁存结果的相位关系，而产生相位比较结果。自校准电路耦接至相位比较器，以接收相位比较结果，自校准电路耦接至这些感测电路的多个输入端。自校准电路在测试期间提供相同差动信号给这些感测电路的输入端，以及将这些感测电路的输入端的共模电平设定为互不相同。自校准电路依据所述相位比较结果来决定经校准共模电平。自校准电路在正常操作期间将这些感测电路的输入端的共模电平设定为此经校准共模电平。

本发明的实施例提供一种接收器的共模电压校准方法。所述接收器包括多个感测电路、一个相位比较器以及一个自校准电路。所述共模电压校准方法包括：由相位比较器在测试期间比较这些感测电路的多个输出端的多个锁存结果的相位关系而产生相位比较结果；由自校准电路在测试期间提供相同差动信号给这些感测电路的输入端；由自校准电路在测试期间将这些感测电路的输入端的共模电平设定为互不相同；由自校准电路依据此相位比较结果来决定经校准共模电平；以及由自校准电路在正常操作期间将这些感测电路的输入端的共模电平设定为此经校准共模电平。

基于上述，本发明诸实施例所述接收器及其共模电压校准方法，其在测试期间使用不同的共模电平测试多个感测电路，以便从这些共模电平中选择一个共模电平(称为经校准共模电平)。在正常操作期间，所述接收器将这些感测电路的共模电平设定为此经校准共模电平，以加速这些感测电路的锁存速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是说明信号传输系统的电路方块示意图。

图2是依照本发明的一实施例所绘示的一种接收器的电路方块(circuitblock)示意图。

图3是依照本发明的一实施例所绘示的图2所示感测电路的锁存速度对共模电平的特性曲线示意图。

图4是依照本发明的一实施例所绘示一种接收器的共模电压校准方法的流程示意图。

图5是依照本发明的一实施例说明图2所示自校准电路与相位比较器的电路方块示意图。

图6是依照本发明的另一实施例所绘示一种接收器的共模电压校准方法的流程示意图。

【符号说明】

110：传送器

111：传送器核心电路

112：均衡器

120：传输通道

130：接收器

131：接收器核心电路

132：均衡器

200：接收器

210_1、210_2、210_N：感测电路

211：差动输入级电路

212：锁存电路

220_1、220_N：前级电路

230_1、230_N：后级电路

240：自校准电路

241：测试样式电路

242：共模电压产生电路

250：相位比较器

251：第一锁存器

252：第二锁存器

A_OUT：第一输出信号

B_OUT：第二输出信号

f：频率

G：增益

S410至S450、S610至S670：步骤

V1：第一电压

V2：第二电压

VR11VR12、VR21、VR22：可变电阻

具体实施方式

在本申请说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

图2是依照本发明的一实施例所绘示的一种接收器200的电路方块(circuitblock)示意图。传送器(未绘示)所输出的差动信号通过传输通道而被传送至接收器200。接收器200可以将来自于传输通道的差动信号增益其高频部分。一般而言，接收器200可能包括感测放大器(sense amplifier)、锁存器、均衡器(equalizer)和/或切分器(slicer)。在图2所示实施例中，接收器200包括N个感测电路210_1、…、210_N，其中N可以依照设计需求来决定。图2所示感测电路210_1至210_N可以表示在接收器200的感测放大器、锁存器、均衡器、切分器和/或其他构件内的感测元件。

感测电路210_1至210_N各自具有差动输入端，以从前级电路接收差动信号。感测电路210_1至210_N各自锁存差动信号，以及输出锁存结果给后级电路。举例来说，感测电路210_1从前级电路220_1接收差动信号，以及感测电路210_1输出锁存结果给后级电路230_1。以此类推，感测电路210_N从前级电路220_N接收差动信号，以及感测电路210_N输出锁存结果给后级电路230_N。本实施例并不限制感测电路210_1至210_N的实现方式。依照设计需求，在一些实施例中，感测电路210_1至210_N可以是已知差动放大器、已知误差放大器(error amplifier)或是其他放大器元件/电路。在另一些实施例中，感测电路210_1至210_N可以是已知锁存器或是其他差动数据锁存元件/电路。

图3是依照本发明的一实施例所绘示的图2所示感测电路210_1的锁存速度对共模电平的特性曲线示意图。图2所示其余感测电路(例如感测电路210_N)可以参照感测电路210_1的相关说明来类推，故不再赘述。图3所示横轴表示感测电路210_1的输入端的共模电压(common-mode voltage)的电平(共模电平)，其单位是毫伏特(mV)。图3所示纵轴表示感测电路210_1的锁存速度，其单位是皮秒(ps)。所述锁存速度可以被定义为，从时钟触发的时间点至产生锁存结果的时间点的延迟时间。所述延迟时间越小，表示感测电路210_1的锁存速度越快。在高速传输的应用需求中，感测电路210_1的锁存速度越快越好。

这些感测电路的锁存速度还受到共模电压的电平(共模电平)所影响。图3所示多条曲线表示感测电路210_1操作在不同电压下的特性。从图3所示特性曲线可以看出，感测电路210_1的共模电平与感测电路210_1的锁存速度，二者之间不是简单的线性关系。当感测电路210_1的共模电平被设定在某一个特定电平时，感测电路210_1的锁存速度为最快速。然而，所述“特定电平”往往受到工艺因素和/或其他因素所影响，因此所述“特定电平”不易于集成电路设计阶段所获知/确定。

图4是依照本发明的一实施例所绘示一种接收器的共模电压校准方法的流程示意图。请参照图2与图4。接收器200包括多个感测电路210_1至210_N、一个自校准电路240以及一个相位比较器250。图4所示步骤S410至S430是在接收器200的测试期间进行的，而步骤S450是在接收器200的正常操作期间进行的。图4所示步骤S440可以在接收器200的测试期间进行，然而在另外一些实施例中，步骤S440可以在测试期间结束后以及在进入正常操作期间前进行。在其他实施例中，步骤S440可以在接收器200的正常操作期间进行。

自校准电路240耦接至这些感测电路210_1至210_N的输入端。相位比较器250耦接至这些感测电路210_1至210_N的输出端，以接收多个锁存结果。在测试期间，自校准电路240被致能(enable)以便提供差动信号给这些感测电路210_1至210_N的输入端，而相位比较器250被致能以便接收这些感测电路210_1至210_N的输出端的锁存结果。在正常操作期间，自校准电路240与相位比较器250被禁能(disable)，此时这些感测电路210_1至210_N的输入端接收前级电路220_1至220_N所输出的差动信号，而这些感测电路210_1至210_N的输出端将锁存结果输出给后级电路230_1至230_N。

在步骤S410中，自校准电路240在测试期间将这些感测电路210_1至210_N的输入端的共模电压的电平(共模电平)设定为互不相同。在步骤S420中，自校准电路240在测试期间提供一个相同差动信号给这些感测电路210_1至210_N的输入端。基于图3的相关说明可知，不同的共模电平可以使这些感测电路210_1至210_N具有不同的锁存速度。感测电路210_1至210_N各自锁存自校准电路240所提供的相同差动信号，并且以不同的锁存速度输出锁存结果。

在步骤S430中，相位比较器250在测试期间比较这些感测电路210_1至210_N的输出端的锁存结果的相位关系，而产生相位比较结果。自校准电路240还耦接至相位比较器250，以接收相位比较结果。在步骤S440中，自校准电路240依据相位比较器250的相位比较结果来决定经校准共模电平。举例来说，自校准电路240可以依据共模电平清单来将不同共模电平设定于这些感测电路210_1至210_N的输入端，以及依据相位比较结果来从共模电平清单中选择一个共模电平作为所述经校准共模电平。在一些实施例中，自校准电路240可以将共模电平清单的多个共模电平轮流地应用(设定)于这些感测电路210_1至210_N的输入端，以便从共模电平清单的这些共模电平中找出具有最大锁存速度的一个共模电平作为所述经校准共模电平。

在步骤S450中，自校准电路240在正常操作期间将这些感测电路210_1至210_N的输入端的共模电平设定为所述经校准共模电平。因此，自校准电路240可以适应性地且动态地将这些感测电路210_1至210_N的锁存速度校正至最佳状态。

图5是依照本发明的一实施例说明图2所示自校准电路240与相位比较器250的电路方块示意图。在图5所示实施例中，这些感测电路210_1至210_N的数量N被假设为2。图5说明内容可以被推广至3个或更多个感测电路。图5所示感测电路210_1与210_2可以参照图2至图4所述感测电路210_1至210_N的相关说明来类推，故不再赘述。

在图5所示实施例中，感测电路210_1包括差动输入级电路211以及锁存电路212。差动输入级电路211的差动输入端对作为感测电路210_1的输入端，以便从自校准电路240接收差动信号。锁存电路212的至少一输入端耦接至差动输入级电路211的至少一输出端。锁存电路212的至少一输出端作为感测电路210_1的输出端，以便输出锁存结果给相位比较器250。依照设计需求，差动输入级电路211可以是任何类型的差动输入级，以及锁存电路212可以是任何类型的锁存电路。举例来说，差动输入级电路211可以是已知差动输入级或是其他差动输入级，以及锁存电路212可以是已知锁存电路或是其他锁存电路。图5所示感测电路210_2可以参照感测电路210_1的相关说明来类推，故不再赘述。

在图5所示实施例中，相位比较器250包括第一锁存器251以及第二锁存器252。第一锁存器251的输入端耦接至感测电路210_1的输出端，以接收感测电路210_1的锁存结果。第二锁存器252的输入端耦接至感测电路210_2的输出端，以接收感测电路210_2的锁存结果。依照设计需求，第一锁存器251以及第二锁存器252可以是任何类型的锁存电路。举例来说，第一锁存器251和/或是第二锁存器252可以是已知锁存器或是其他锁存电路。第一锁存器251的重置端耦接至第二锁存器252的输出端。第二锁存器252的重置端耦接至第一锁存器251的输出端。

在图5所示实施例中，相位比较器250的相位比较结果包括第一输出信号A_OUT以及第二输出信号B_OUT。第一锁存器251的输出端将第一输出信号A_OUT输出给自校准电路240。第二锁存器252的输出端将第二输出信号B_OUT输出给自校准电路240。

在图5所示实施例中，自校准电路240包括测试样式(test pattern)电路241以及共模电压产生电路242。共模电压产生电路242可以设定感测电路210_1的输入端的共模电压的电平(共模电平)。共模电压产生电路242还可以设定感测电路210_2的输入端的共模电平。

共模电压产生电路242的一个输出端耦接至感测电路210_1的输入端，以设定感测电路210_1的共模电平。共模电压产生电路242的另一个输出端耦接至感测电路210_2的输入端，以设定感测电路210_2的共模电平。在测试期间，测试样式电路241可以提供相同差动信号给感测电路210_1与感测电路210_2。测试样式电路241控制共模电压产生电路242，以调整感测电路210_1的共模电平，和/或是调整感测电路210_2的共模电平。

在图5所示实施例中，共模电压产生电路242包括可变电阻VR11、可变电阻VR12、可变电阻VR21以及可变电阻VR22。可变电阻VR11的第一端耦接至第一电压V1。可变电阻VR11的第二端耦接至感测电路210_1。可变电阻VR12的第一端耦接至第二电压V2。第一电压V1与第二电压V2的电平可以依照设计需求来决定。可变电阻VR12的第二端耦接至可变电阻VR11的第二端。测试样式电路241可以控制可变电阻VR11与可变电阻VR12的分压比例，以调整感测电路210_1的共模电平。可变电阻VR21的第一端耦接至第一电压V1。可变电阻VR21的第二端耦接至感测电路210_2。可变电阻VR22的第一端耦接至第二电压V2。可变电阻VR22的第二端耦接至可变电阻VR21的第二端。测试样式电路241还可以控制可变电阻VR21与可变电阻VR22的分压比例，以调整感测电路210_2的共模电平。

图6是依照本发明的另一实施例所绘示一种接收器的共模电压校准方法的流程示意图。请参照图5与图6。在步骤S610中，测试样式电路241从共模电平清单的中选择二个共模电平，分别作为感测电路210_1的输入端的共模电平以及感测电路210_2的输入端的共模电平。在步骤S620中，测试样式电路241提供相同差动信号给感测电路210_1与感测电路210_2，以及相位比较器250比较感测电路210_1与感测电路210_2的速度(亦即比较锁存结果的相位关系)而产生相位比较结果给测试样式电路241。

在步骤S630中，测试样式电路241保留具有较快的锁存速度的感测电路的共模电平。举例来说，假设相位比较器250的相位比较结果显示感测电路210_1的锁存速度快于感测电路210_2的锁存速度，因此测试样式电路241保留感测电路210_1的共模电平。当共模电平清单尚有其他共模电平未被比较时(步骤S640的判断结果为否)，测试样式电路241进行步骤S650，以便从共模电平清单的中选择另一个共模电平，作为较慢的感测电路(例如感测电路210_2)的输入端的新共模电平。在完成步骤S650后，测试样式电路241再一次进行步骤S620至S640。

当测试样式电路241判断共模电平清单的所有共模电平皆被比较时(步骤S640的判断结果为是)，测试样式电路241进行步骤S660。在步骤S660中，测试样式电路241将步骤S630所保持的共模电平作为所述经校准共模电平。亦即，在共模电平清单中具有最快的锁存速度的共模电平被选择作为所述经校准共模电平。在步骤S670中，测试样式电路241在正常操作期间控制共模电压产生电路242，以将感测电路210_1的输入端的共模电平与感测电路210_2的输入端的共模电平设定为所述经校准共模电平。因此，自校准电路240可以适应性地且动态地将这些感测电路210_1至210_N的锁存速度校正至最佳状态。

自校准电路240、测试样式电路241和/或相位比较器250的方块既可通过形成于集成电路(integrated circuit)上的逻辑电路(硬件(hardware))实现，也可使用中央处理器(Central Processing Unit，CPU)而通过软件来实现。在后者的情况下，自校准电路240、测试样式电路241和/或相位比较器250的相关功能可以被实现为软件(即程序)的编程码(programming codes)。所述软件(即程序)可由计算机(或CPU)读取，且可以被记录/存放在只读存储器(Read Only Memory，ROM)、存储装置(称作“记录介质”)和/或随机存取存储器(Random Access Memory，RAM)。并且，通过计算机(或CPU)从所述记录介质中读取并执行所述程序，从而达成相关功能。作为所述记录介质，可使用“非临时的计算机可读介质(non-transitory computer readable medium)”，例如可使用带(tape)、碟(disk)、卡(card)、半导体存储器、可编程设计的逻辑电路等。而且，所述程序也可经由任意传输介质(通信网络或广播电波等)而提供给所述计算机(或CPU)。所述通信网络例如是互联网(Internet)、有线通信(wired communication)、无线通信(wireless communication)或其它通信介质。

在不同的应用情境中，自校准电路240、测试样式电路241和/或相位比较器250的相关功能可以利用一般的编程语言(programming languages，例如C或C++)、硬件描述语言(hardware description languages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为软件、固件或硬件。对于硬件实现，一或多个控制器、微控制器、微处理器、特殊应用集成电路(Application-specific integrated circuit，ASIC)、数字信号处理器(digitalsignal processor，DSP)、现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)和/或其他处理单元中的各种逻辑区块、模块和电路可以被用于实现或执行本文实施例所述功能。另外，本发明的装置和方法可以通过硬件、固件和/或软件的组合来实现。

综上所述，本发明诸实施例所述接收器及其共模电压校准方法，其在测试期间使用不同的共模电平测试多个感测电路210_1至210_N的锁存速度，以便从这些共模电平中选择具有最快的锁存速度的一个共模电平(称为经校准共模电平)。在正常操作期间，所述接收器将这些感测电路210_1至210_N的共模电平设定为此经校准共模电平，以加速这些感测电路210_1至210_N的锁存速度。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。