阅读说明：本技术 减小芯片埋置与光刻图形位置偏差的方法及装置 (Reduce the embedding method and device with litho pattern position deviation of chip ) 是由 陶宇骁 杨晓 张成瑞 周亮 于 2019-08-21 设计创作，主要内容包括：本发明减小芯片埋置与光刻图形位置偏差的方法及装置,包括如下步骤：步骤1,在衬底上埋设芯片；步骤2,获取芯片的测量数据；步骤3,使用测量数据绘制上层图形的光刻掩模版版图；步骤4,得到上层图形。与现有技术相比,本发明具有如下的有益效果：在埋置芯片后,使用精密观测设备,测量芯片及其引脚的尺寸和相对位置,再使用测量数据或图片绘制光刻胶掩模版,解决因芯片埋置的误差,导致芯片引脚与其上层的光刻胶图形产生偏差,从而导致组件短路或断路的问题；本发明所增加的工艺步骤简单,很大地改善了晶圆级异质集成的封装工艺。(The present invention reduces the embedding method and device with litho pattern position deviation of chip, includes the following steps: step 1, buries chip on substrate；Step 2, the measurement data of chip is obtained；Step 3, the mask edition territory of upper layer pattern is drawn using measurement data；Step 4, layer pattern is obtained.Compared with prior art, the present invention is with following the utility model has the advantages that after embedding chip, use precise observations equipment, measure size and the relative position of chip and its pin, it reuses measurement data or picture draws photoresist mask, the error embedding because of chip is solved, chip pin and the photoetching offset plate figure on its upper layer is caused to generate deviation, so as to cause the problem of component short circuit or open circuit；The increased processing step of institute of the invention is simple, greatly improves the heterogeneous integrated packaging technology of wafer scale.)

减小芯片埋置与光刻图形位置偏差的方法及装置

技术领域

本发明涉及晶圆级三维异质集成工艺，特别是一种减小芯片埋置与光刻图形位置偏差的方法及装置。

背景技术

晶圆级三维异质集成工艺直接在晶圆上对芯片和无源器件进行封装和再布线，可以直接利用半导体工艺设备，一次性集成上百个甚至更多的芯片，大幅度提高了封装效率、降低了成本，是实现系统级封装的重要方式。晶圆级封装通常采用埋置的方式封装芯片，封装采用的基本结构是金属-介质-金属，如图1所示，首先刻蚀SiO₂薄膜101开窗，以开窗为掩膜在硅基衬底102中刻蚀出芯片腔体，再电镀金属地层103，涂敷少量导电银浆104用于固定和导电，将芯片105和106埋置入芯片腔体中。考虑到芯片本身就存在几个微米的加工误差，而芯片腔体若采用湿法方式刻蚀，腔体壁有54.74°的倾角，导致芯片无法有效固定，埋置的芯片很难正好位于芯片腔体的中心；若采用干法方式刻蚀，虽然倾角很大，但势必要留一定余量避免芯片无法埋置进去，这同样会导致埋置芯片时较其理想位置有一定误差。若需在一块晶圆上同时封装较多芯片，每个芯片向不同方向产生一定偏移，最后放大这一误差，如芯片105位于芯片腔体较左侧，芯片106位于芯片腔体较右侧，如按照传统工艺先绘制好统一的掩模版，再进行芯片埋置以及后续的涂胶、光刻、显影，则会导致部分芯片引脚与其上通孔等图形无法准确对齐，甚至出现没有对上图形导致断路或接触到错误的图形导致短路。如芯片105的引脚107和108，以及芯片106的引脚109和110均与及其介质层111的通孔和金属层112上的走线有了一定程度的偏移，若偏移累加后较大且芯片引脚靠的很近，则可能导致原本引脚108上的通孔和走线与引脚108完全不接触，导致断路；或原本位于引脚112上的通孔和走线与引脚111接触，引起短路。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种解决上述技术问题的减小芯片埋置与光刻图形位置偏差的方法及装置。

为了解决上述技术问题，本发明减小芯片埋置与光刻图形位置偏差的方法，包括如下步骤：

步骤1，在衬底上埋设芯片；

步骤2，获取芯片的测量数据；

步骤3，使用测量数据绘制上层图形的光刻掩模版版图；

步骤4，得到上层图形。

优选地，步骤1包括：

步骤1.1，在硅基上开设芯片槽；

步骤1.2，在芯片槽内埋设芯片。

优选地，在芯片槽内设有含金属地层屏蔽层。

优选地，步骤2中，使用观测设备获取芯片的测量数据。

优选地，测量数据包括芯片及引脚的尺寸和位置。

优选地，观测设备为光学三维显微镜。

优选地，步骤3中，使用测量数据计算或直接在测量图片上描点的方式，绘制上层图形的光刻掩模版版图。

优选地，步骤4包括：

步骤4.1，旋涂光刻；

步骤4.2，光刻显影，得到上层图形。

一种装置，装置由减小芯片埋置与光刻图形位置偏差的方法制备而成。

与现有技术相比，本发明具有如下的有益效果：在埋置芯片后，使用精密观测设备，测量芯片及其引脚的尺寸和相对位置，再使用测量数据或图片绘制光刻胶掩模版，解决因芯片埋置的误差，导致芯片引脚与其上层的光刻胶图形产生偏差，从而导致组件短路或断路的问题；本发明所增加的工艺步骤简单，很大地改善了晶圆级异质集成的封装工艺。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1是使用未经本发明方法改善的工艺，所制作的晶圆级MCM封装的基本结构；

图2是使用本发明方法改善的工艺，所制作的晶圆级MCM封装的基本结构；

图3是本专利改进部分的主要工艺流程图。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

如图2、图3所示，针对芯片腔体往往略大于芯片尺寸，埋置的芯片很难正好位于芯片腔体的中心，导致部分芯片引脚与其上通孔等图形无法准确对齐，甚至出现没有对上图形导致断路或接触到错误的图形导致短路的问题，本发明提出在埋置芯片后，使用精密观测设备，测量芯片及其引脚的尺寸和相对位置，再使用测量数据或图片绘制光刻胶掩模版，以此掩模版进行芯片上层图形的光刻显影，有效减小了芯片及其引脚与上层图形的误差。

具体工艺步骤为：

(1)在含金属地层屏蔽层的芯片槽中埋置芯片，此步由于芯片槽略大于芯片，芯片很难埋置于芯片槽正中心，导致每块芯片与芯片槽均有一定不可预料的误差；

(2)使用但不限于光学三维显微镜的精密观测设备，测量芯片及其引脚的尺寸和相对芯片槽的位置，此步将每块芯片埋置时引入的误差测量出来；

(3)使用测量数据计算或直接在测量图片上描点的方式，绘制上层图形的掩模版，由于绘制的掩模版都是对埋置芯片的定制版本，故能消除芯片埋置引起的误差；

(4)涂胶，使用绘制的掩模版进行光刻显影，得到上层图形，之后进行后续工艺；

综上所述，本发明的特征在于在埋置芯片后，使用精密观测设备，测量芯片及其引脚的尺寸和相对位置，再使用测量数据或图片绘制光刻胶掩模版，解决因芯片埋置的误差，导致芯片引脚与其上层的光刻胶图形产生偏差，从而导致组件短路或断路的问题；本发明所增加的工艺步骤简单，很大地改善了晶圆级异质集成的封装工艺。

虽然仍存在芯片205位于芯片腔体较左侧，芯片206位于芯片腔体较右侧的情况，由于上层图形的掩模板是埋置芯片后，再使用精密仪器观测得到数据和图片，并以此绘制的，故芯片与其上层图形只存在极小的测量误差以及光刻工艺的误差，远远小于芯片引脚的尺寸，也就避免了传统做法可能出现的无法准确对齐导致短路断路的问题，如芯片205的引脚(207、208)，以及芯片206的引脚(209、210)均与及其介质层211的通孔和金属层212上的走线完全对准。本发明提出的方法进一步提高了晶圆级异质集成工艺的成品率和量产率。

实施例

(a)以500μm厚3寸的高阻圆硅片为衬底202，刻蚀SiO₂薄膜201开窗，制作好芯片槽和电镀金属地层203，涂敷少量导电银浆204用于固定和导电，并埋置芯片(205、206)，所有芯片和硅片表面基本平齐，如图3(a)所示；

(b)使用可见光三维显微镜，在20倍放大下拍摄所有埋置的芯片的图片，将拍摄的图片导入AutoCAD作图软件，按照比例缩小后描出芯片及其引脚，并以每个芯片的芯片槽为基准，将每个埋置的芯片及其引脚绘制到整个晶圆的掩模版上，之后绘制芯片上层图形的介质通孔掩模版以及金属层布线和无源器件的掩模版；

(c)涂敷光刻胶，如图3(b)所示，并使用介质通孔掩模版光刻显影，在芯片上生成包含通孔图形的介质层，由于介质层掩模版是描点绘制的，故通孔会精确的开在芯片引脚上方，如图3(c)所示；

(d)溅射种子层Cr/Cu，并使用金属层掩模版光刻显影，之后通过电镀以及去种子层工艺，在介质层上生成包含布线和无源器件的金属层，由于金属层掩模版也是描点绘制的，故金属线和无源器件会精确的与芯片引脚连接，如图3(d)所示。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。